參數(shù)資料
型號： ADSP-21478KBCZ-2A
廠商： Analog Devices Inc
文件頁數(shù)： 42/76頁
文件大?。?/td> 0K
描述： IC DSP SHARK 266MHZ 196CSPBGA
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART
時鐘速率： 266MHz
非易失內(nèi)存： ROM（4Mb）
芯片上RAM： 3Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 196-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 196-CSPBGA（12x12）
包裝： 托盤
Rev. C
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July 2013
Input Data Port (IDP)
The timing requirements for the IDP are given in Table 39. IDP
signals are routed to the DAI_P20–1 pins using the SRU. There-
fore, the timing specifications provided below are valid at the
DAI_P20–1 pins.
Table 39. Input Data Port (IDP)
88-Lead LFCSP Package
All Other Packages
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSISFS
1
Frame Sync Setup Before Serial Clock Rising Edge
4.5
3.8
ns
tSIHFS
1
Frame Sync Hold After Serial Clock Rising Edge
3
2.5
ns
tSISD
1
Data Setup Before Serial Clock Rising Edge
4
2.5
ns
tSIHD
1
Data Hold After Serial Clock Rising Edge
3
2.5
ns
tIDPCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 1
ns
tIDPCLK
Clock Period
tPCLK × 4
ns
1 The serial clock, data, and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. The PCG’s input
can be either CLKIN or any of the DAI pins.
Figure 26. IDP Master Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tIPDCLK
tIPDCLKW
tSISFS
tSIHFS
tSIHD
tSISD
相關(guān)PDF資料
PDF描述
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ADSP-BF512KSWZ-4F4 IC DSP 16/32B 400MHZ LP 176LQFP
GBC05DRTH-S93 CONN EDGECARD 10POS DIP .100 SLD
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參數(shù)描述
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