參數(shù)資料
型號(hào)： ADSP-21478KBCZ-2A
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 21/76頁(yè)
文件大?。?/td> 0K
描述： IC DSP SHARK 266MHZ 196CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART
時(shí)鐘速率： 266MHz
非易失內(nèi)存： ROM（4Mb）
芯片上RAM： 3Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 196-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 196-CSPBGA（12x12）
包裝： 托盤(pán)
Rev. C
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July 2013
Clock Input
Table 20. Clock Input
Parameter
200 MHz
266 MHz
300 MHz
Unit
Min
Max
Min
Max
Min
Max
Timing Requirements
tCK
CLKIN Period
40
100
301
1 Applies only for CLKCFG1–0 = 00 and default values for PLL control bits in PMCTL.
100
26.661
100
ns
tCKL
CLKIN Width Low
20
45
15
45
13.33
45
ns
tCKH
CLKIN Width High
20
45
15
45
13.33
45
ns
tCKRF
CLKIN Rise/Fall (0.4 V to 2.0 V)
3
ns
tCCLK
2
2 Any changes to PLL control bits in the PMCTL register must meet core clock timing specification tcclk.
CCLK Period
5
10
3.75
10
3.33
10
ns
fVCO
3
3 See Figure 5 on Page 26 for VCO diagram.
VCO Frequency
200
600
200
600
200
600
MHz
tCKJ
4, 5
4 Actual input jitter should be combined with ac specifications for accurate timing analysis.
5 Jitter specification is maximum peak-to-peak time interval error (TIE) jitter.
CLKIN Jitter Tolerance
–250
+250
–250
+250
–250
+250
ps
Figure 7. Clock Input
CLKIN
tCK
tCKL
tCKH
tCKJ
相關(guān)PDF資料
PDF描述
ACM36DRYN-S13 CONN EDGECARD EXTEND 72POS 0.156
VI-J62-IZ CONVERTER MOD DC/DC 15V 25W
RW2-1205D/H3 CONV DC/DC 2W 9-18VIN +/-05VOUT
ADSP-BF512KSWZ-4F4 IC DSP 16/32B 400MHZ LP 176LQFP
GBC05DRTH-S93 CONN EDGECARD 10POS DIP .100 SLD
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參數(shù)描述
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ADSP-21478KSWZ-ENG 制造商:Analog Devices 功能描述:SHARC PROCESSOR - Trays
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