參數(shù)資料
型號： ADSP-21478KBCZ-1A
廠商： Analog Devices Inc
文件頁數(shù)： 38/72頁
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描述： IC DSP SHARC 200MHZ LP 196CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART
時鐘速率： 200MHz
非易失內(nèi)存： ROM（4Mb）
芯片上RAM： 3Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 196-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 196-CSPBGA（12x12）
包裝： 托盤
Rev. A
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September 2011
Input Data Port (IDP)
The timing requirements for the IDP are given in Table 38. IDP
signals are routed to the DAI_P20–1 pins using the SRU. There-
fore, the timing specifications provided below are valid at the
DAI_P20–1 pins.
Table 38. Input Data Port (IDP)
Parameter
Min
Max
Unit
Timing Requirements
tSISFS
1
Frame Sync Setup Before Serial Clock Rising Edge
3.8
ns
tSIHFS
1
Frame Sync Hold After Serial Clock Rising Edge
2.5
ns
tSISD
1
Data Setup Before Serial Clock Rising Edge
2.5
ns
tSIHD
1
Data Hold After Serial Clock Rising Edge
2.5
ns
tIDPCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 1
ns
tIDPCLK
Clock Period
tPCLK × 4
ns
1 The serial clock, data and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG's
input can be either CLKIN or any of the DAI pins.
Figure 26. IDP Master Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tIPDCLK
tIPDCLKW
tSISFS
tSIHFS
tSIHD
tSISD
相關(guān)PDF資料
PDF描述
RW2-1215D/H2/SMD CONV DC/DC 2W 9-18VIN +/-15VOUT
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MAX6514UKP085+T IC TEMP SWITCH SOT23-5
GSC65DREF CONN EDGECARD 130POS .100 EYELET
TAP476M010CRW CAP TANT 47UF 10V 20% RADIAL
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參數(shù)描述
ADSP-21478KBCZ-2A 功能描述:IC DSP SHARK 266MHZ 196CSPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤
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