Table 28. DDR2 SDRAM Read Cycle Timing, V
參數(shù)資料
型號： ADSP-21469BBCZ-3
廠商： Analog Devices Inc
文件頁數(shù)： 25/72頁
文件大?。?/td> 0K
描述： IC DSP 32/40BIT 400MHZ 324BGA
產(chǎn)品變化通告： Pin Function Change 08/Mar/2012
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART
時鐘速率： 400MHz
非易失內(nèi)存： 外部
芯片上RAM： 5Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.05V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 324-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 324-CSPBGA
包裝： 托盤
ADSP-21469
Rev. 0
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June 2010
DDR2 SDRAM Read Cycle Timing
Table 28. DDR2 SDRAM Read Cycle Timing, VDD-DDR2 Nominal 1.8 V
200 MHz1
1 In order to ensure proper operation of the DDR2, all the DDR2 guidelines have to be strictly followed (see Engineer-to-Engineer Note EE-349).
225 MHz1
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tAC
DQ Output Access Time From CK/CK
–1.0
0.7
–1.0
0.7
ns
tDQSCK
DQS Output Access Time From CK/CK
–1.0
0.7
–1.0
0.7
ns
tDQSQ
DQS-DQ Skew for DQS and Associated DQ Signals
0.450
ns
tQH
DQ, DQS Output Hold Time From DQS
1.9
1.71
ns
tRPRE
Read Preamble
0.6
tCK
tRPST
Read Postamble
0.25
tCK
Switching Characteristics
tCK
Clock Cycle Time
4.8
4.22
ns
tCH
Minimum Clock Pulse Width
2.35
2.75
2.05
2.45
ns
tCL
Maximum Clock Pulse Width
2.35
2.75
2.05
2.45
ns
tAS
Address Setup Time
1.85
1.65
ns
tAH
Address Hold Time
1.0
0.9
ns
Figure 18. DDR2 SDRAM Controller Input AC Timing
DDR2_CLKx
DDR2_DQSn
tAC
tRPRE
tDQSQ
tQH
tRPST
DDR2_DATA
DDR2_CLKx
DDR2_DQSn
tDQSCK
tCK
tCH
tCL
tAS
tAH
DDR2_ADDR
DDR2_CTL
tQH
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