Timing Requirements: t
參數(shù)資料
型號： ADSP-21065LKCAZ264
廠商： Analog Devices Inc
文件頁數(shù)： 29/44頁
文件大?。?/td> 0K
描述： IC DSP CTLR 32BIT 196CSPBGA
產(chǎn)品培訓模塊： SHARC Processor Overview
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： 主機接口，串行端口
時鐘速率： 60MHz
非易失內(nèi)存： 外部
芯片上RAM： 64kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 196-BGA，CSPBGA
供應商設備封裝： 196-CSPBGA（15x15）
包裝： 托盤
REV. C
ADSP-21065L
–35–
JTAG Test Access Port and Emulation
Parameter
Min
Max
Unit
Timing Requirements:
tTCK
TCK Period
tCK
ns
tSTAP
TDI, TMS Setup Before TCK High
3.0
ns
tHTAP
TDI, TMS Hold After TCK High
3.0
ns
tSSYS
System Inputs Setup Before TCK Low
1
7.0
ns
tHSYS
System Inputs Hold After TCK Low
1
12.0
ns
tTRSTW
TRST Pulsewidth
4 tCK
ns
Switching Characteristics:
tDTDO
TDO Delay from TCK Low
11.0
ns
tDSYS
System Outputs Delay After TCK Low
2
15.0
ns
NOTES
1System Inputs = DATA
31-0, ADDR23-0, RD, WR, ACK, SBTS, SW, HBR, HBG, CS, DMAR1, DMAR2, BR2-1, ID1-0, IRQ2-0, FLAG11-0, DR0x, DR1x, TCLK0,
TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, BSEL,
BMS, CLKIN, RESET, SDCLK
0, RAS, CAS, SDWE, SDCKE, PWM_EVENTx.
2System Outputs = DATA
31-0, ADDR23-0, MS3-0, RD, WR, ACK, SW, HBG, REDY, DMAG1, DMAG2, BR2-1, CPA, FLAG11-0, PWM_EVENTx, DT0x, DT1x,
TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1,
BMS, SDCLK0, SDCLK1, DQM, SDA10, RAS, CAS, SDWE, SDCKE, BM, XTAL.
TCK
tSTAP
tTCK
tHTAP
tDTDO
tSSYS
tHSYS
tDSYS
TMS
TDI
TDO
SYSTEM
INPUTS
SYSTEM
OUTPUTS
Figure 23. JTAG Test Access Port and Emulation
相關PDF資料
PDF描述
TAJY107M006RNJ CAP TANT 100UF 6.3V 20% 2917
GMM08DRSN-S288 CONN EDGECARD 16POS .156 EXTEND
ABB60DHFD-S578 EDGECARD 120POS PCI32 .050 SMD
ADSP-2101BP-100 IC DSP CONTROLLER 16BIT 68PLCC
ADSP-BF535PKB-300 IC DSP CONTROLLER 16BIT 260 BGA
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