tIPW tSIR
參數(shù)資料
型號(hào)： ADSP-21065LKCA-240
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 7/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP CTLR 32BIT 196CSPBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 主機(jī)接口，串行端口
時(shí)鐘速率： 60MHz
非易失內(nèi)存： 外部
芯片上RAM： 64kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 196-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 196-CSPBGA（15x15）
包裝： 托盤(pán)
其它名稱(chēng)： ADSP-21065LKCA240
REV. C
ADSP-21065L
–15–
CLKIN
IRQ2-0
tIPW
tSIR
tHIR
Figure 9. Interrupts
Parameter
Min
Max
Unit
Timer
Timing Requirements:
tSTI
Timer Setup Before SDCLK High
0.0
ns
tHTI
Timer Hold After SDCLK High
6.0
ns
Switching Characteristics:
tDTEX
Timer Delay After SDCLK High
1.0
ns
tHTEX
Timer Hold After SDCLK High
–5.0
ns
Parameter
Min
Max
Unit
Flags
Timing Requirements:
tSFI
FLAG11-0IN Setup Before SDCLK High
1
–2.0
ns
tHFI
FLAG11-0IN Hold After SDCLK High
1
6.0
ns
Switching Characteristics:
tDFO
FLAG11-0OUT Delay After SDCLK High
1.0
ns
tHFO
FLAG11-0OUT Hold After SDCLK High
–4.0
ns
tDFOE
SDCLK High to FLAG11-0OUT Enable
–4.0
ns
tDFOD
SDCLK High to FLAG11-0OUT Disable
–1.75
ns
NOTE
1Flag inputs meeting these setup and hold times will affect conditional instructions in the following instruction cycle.
SDCLK
FLAG11–0OUT
FLAG OUTPUT
tDFO
tHFO
tDFO
tDFOD
tDFOE
SDCLK
tSFI
tHFI
FLAG11–0IN
Figure 10. Flags
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PDF描述
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