參數(shù)資料
型號(hào)： ADSP-21065L
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： Cap-Free, NMOS, 150mA Low Dropout Regulator with Reverse Current Protection
中文描述： 30 MHz, OTHER DSP, PQFP208
封裝： PLASTIC, QFP-208
文件頁(yè)數(shù)： 17/44頁(yè)
文件大?。?/td> 331K
代理商： ADSP-21065L
REV. B
ADSP-21065L
–17–
Memory Write—Bus Master
Use these specifications for asynchronous interfacing to memories (and memory-mapped peripherals) without reference to CLKIN.
These specifications apply when the ADSP-21065L is the bus master when accessing external memory space. These switching char-
acteristics also apply for bus master synchronous read/write timing (see Synchronous Read/Write—Bus Master below). If these tim-
ing requirements are met, the synchronous read/write timing can be ignored (and vice versa). An exception to this is the ACK pin
timing requirements as described in the note below.
Parameter
Min
Max
Units
Timing Requirements:
t
DAAK
t
DSAK
ACK Delay from Address
1, 2
ACK Delay from
WR
Low
1
24.0 + 30 DT + W
19.5 + 24 DT + W
ns
ns
Switching Characteristics:
t
DAWH
t
DAWL
t
WW
t
DDWH
t
DWHA
t
DATRWH
t
WWR
t
WRDGL
t
DDWR
t
WDE
Address, Selects to
WR
Deasserted
2
Address, Selects to
WR
Low
2
WR
Pulsewidth
Data Setup Before
WR
High
Address Hold After
WR
Deasserted
Data Disable After
WR
Deasserted
3
WR
High to
WR
,
RD
Low
WR
High to
DMAG
x Low
Data Disable Before
WR
or
RD
Low
WR
Low to Data Enabled
29.0 + 31 DT + W
3.5 + 6 DT
24.5 + 25 DT + W
15.5 + 19 DT + W
0.0 + 1 DT + H
1.0 + 1 DT + H
4.5 + 7 DT + H
11.0 + 13 DT + H
3.5 + 6 DT + I
4.5 + 6 DT
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
4.0 + 1 DT + H
W = (number of wait states specified in WAIT register)
×
t
CK
.
H = t
CK
(if an address hold cycle occurs, as specified in WAIT register; otherwise H = 0).
I = t
CK
(if a bus idle cycle occurs, as specified in WAIT register; otherwise I = 0).
NOTES
1
ACK is not sampled on external memory accesses that use the
Internal
wait state mode. For the first CLKIN cycle of a new external memory access, ACK must be
valid by t
or t
or synchronous specification t
for wait state modes
External
,
Either
, or
Both
(
Both
, if the internal wait state is zero). For the second and
subsequent cycles of a wait stated external memory access, synchronous specifications t
SACKC
and t
HACKC
must be met for wait state modes
External
,
Either
, or
Both
(
Both
, after internal wait states have completed).
2
The falling edge of
MS
x,
SW
, and
BMS
is referenced.
3
See System Hold Time Calculation under Test Conditions for calculation of hold times given capacitive and dc loads.
RD
ACK
DATA
WR
ADDRESS
MSx
,
SW
BMS
t
DAWL
t
WW
t
DAAK
t
WWR
t
WDE
t
DDWR
t
DWHA
t
DDWH
t
DAWH
t
DSAK
DMAG
t
DATRWH
t
WRDGL
Figure 12. Memory Write—Bus Master
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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