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參數(shù)資料
| 型號： | ADSP-21062CS-160 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | ADSP-2106x SHARC DSP Microcomputer Family |
| 中文描述： | 48-BIT, 40 MHz, OTHER DSP, PQFP240 |
| 封裝： | MS-029GA, MQFP-240 |
| 文件頁數(shù)： | 34/48頁 |
| 文件大小： | 370K |
| 代理商： | ADSP-21062CS-160 |
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–34–
ADSP-21062/ADSP-21062L
REV. C
ADSP-21062
Min
ADSP-21062L
Min
Parameter
Max
Max
Units
Receive
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLKIW
t
LCLKRWL
t
LCLKRWH
Data Setup Before LCLK Low
Data Hold After LCLK Low
LCLK Period (2
×
Operation)
LCLK Width Low
LCLK Width High
2.5
2.25
t
CK
/2
4.5
4
2.25
2.25
t
CK
/2
5.25
4
ns
ns
ns
ns
ns
Switching Characteristics:
t
DLAHC
t
DLALC
LACK High Delay After CLKIN High
LACK Low Delay After LCLK High
1
18 + DT/2
6
28.5 + DT/2
16
18 + DT/2
6
29.5 + DT/2
16
ns
ns
Transmit
Timing Requirements:
t
SLACH
t
HLACH
LACK Setup Before LCLK High
LACK Hold After LCLK High
19
–6.75
19
–6.5
ns
ns
Switching Characteristics:
t
DLCLK
t
DLDCH
t
HLDCH
t
LCLKTWL
t
LCLKTWH
t
DLACLK
LCLK Delay After CLKIN
Data Delay After LCLK High
Data Hold After LCLK High
LCLK Width Low
LCLK Width High
LCLK Low Delay After LACK High
8
2.25
8
2.25
ns
ns
ns
ns
ns
ns
–2.0
(t
CK
/4) – 1
(t
CK
/4) – 1.25 (t
CK
/4) + 1
(t
CK
/4) + 9
–2.25
(t
CK
/4) – 1
(t
CK
/4) – 1.5
(t
CK
/4) + 9
(t
CK
/4) + 1.25
(t
CK
/4) + 1.5
(t
CK
/4) + 1
(3
×
t
CK
/4) + 16.5
(3
×
t
CK
/4) + 16.5
NOTE
1
LACK will go low with t
DLALC
relative to rising edge of LCLK after first nibble is received. LACK will not go low if the receiver’s link buffer is not about to fill.
Link Ports: 2 CLK Speed Operation
Calculation of link receiver data setup and hold relative to link
clock is required to determine the maximum allowable skew that
can be introduced in the transmission path between LDATA
and LCLK. Setup skew is the maximum delay that can be intro-
duced in LDATA relative to LCLK, (setup skew = t
LCLKTWH
min – t
DLDCH
– t
SLDCL
). Hold skew is the maximum delay that
can be introduced in LCLK relative to LDATA, (hold skew =
t
LCLKTWL
min – t
HLDCH
– t
HLDCL
). Calculations made directly
from 2
×
speed specifications will result in unrealistically small
skew times because they include multiple tester guardbands. The
setup and hold skew times shown below are calculated to include
only one tester guardband.
ADSP-21062 Setup Skew
ADSP-21062 Hold Skew
ADSP-21062L Setup Skew = 2.10 ns max
ADSP-21062L Hold Skew = 1.87 ns max
= 1.84 ns max
= 2.78 ns max
相關PDF資料 |
PDF描述 |
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| ADSP-21062KS-133 | ADSP-2106x SHARC DSP Microcomputer Family |
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| ADSP21062KS160 | 制造商:AD 功能描述:New |
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