參數(shù)資料
型號： ADSP-21060LAB-160
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： ADSP-2106x SHARC DSP Microcomputer Family
中文描述： 48-BIT, 40 MHz, OTHER DSP, PBGA225
封裝： PLASTIC, MS-034AAJ-2, BGA-225
文件頁數(shù)： 36/47頁
文件大?。?/td> 366K
代理商： ADSP-21060LAB-160
–36–
ADSP-21060/ADSP-21060L
REV. D
NOTES
1
Referenced to sample edge.
2
RFS hold after RCK when MCE = 1, MFD = 0 is 0 ns minimum from drive edge. TFS hold after TCK for late external TFS is 0 ns minimum from drive edge.
3
Referenced to drive edge.
4
Applies only to gated serial clock mode used for serial port system I/O in mesh multiprocessing systems.
5
MCE = 1, TFS enable and TFS valid follow t
DDTLFSE
and t
DDTENFS
.
DT
DT
t
DDTTE
t
DDTEN
t
DDTTI
t
DDTIN
DRIVE EDGE
DRIVE EDGE
DRIVE
EDGE
DRIVE
EDGE
TCLK / RCLK
TCLK (INT)
TCLK / RCLK
TCLK (EXT)
CLKIN
SPORT ENABLE AND
THREE-STATE
LATENCY
IS TWO CYCLES
t
DPTR
SPORT DISABLE DELAY
FROM INSTRUCTION
t
DCLK
LOW TO HIGH ONLY
TCLK (INT)
RCLK (INT)
TCLK, RCLK
TFS, RFS, DT
CLKIN
TFS (EXT)
t
HTFSCK
t
STFSCK
NOTE: APPLIES ONLY TO GATED SERIAL CLOCK MODE WITH
EXTERNAL TFS, AS USED IN THE SERIAL PORT SYSTEM I/O FOR
MESH MULTIPROCESSING.
t
SDRI
RCLK
RFS
DR
EDGE
SAMPLE
EDGE
t
HDRI
t
SFSI
t
HFSI
t
DFSE
t
HOFSE
t
SCLKIW
DATA RECEIVE– INTERNAL CLOCK
t
SDRE
DATA RECEIVE– EXTERNAL CLOCK
RCLK
RFS
DR
EDGE
SEDGE
t
HDRE
t
SFSE
t
HFSE
t
DFSE
t
SCLKW
t
HOFSE
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK, TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
t
DDTI
t
HDTI
TCLK
TFS
DT
EDGE
SAMPLE
EDGE
t
SFSI
t
HFSI
t
SCLKIW
t
DFSI
t
HOFSI
DATA TRANSMIT– INTERNAL CLOCK
t
DDTE
t
HDTE
TCLK
TFS
DT
EDGE
SEDGE
t
SFSE
t
HFSE
t
DFSE
t
SCLKW
t
HOFSE
DATA TRANSMIT– EXTERNAL CLOCK
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK, TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
Figure 22. Serial Ports
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PDF描述
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ADSP-21060LKS-133 ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21060LKS-160 ADSP-2106x SHARC DSP Microcomputer Family
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參數(shù)描述
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