參數(shù)資料
型號： ADSP-21060LAB-160
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： ADSP-2106x SHARC DSP Microcomputer Family
中文描述： 48-BIT, 40 MHz, OTHER DSP, PBGA225
封裝： PLASTIC, MS-034AAJ-2, BGA-225
文件頁數(shù)： 32/47頁
文件大?。?/td> 366K
代理商： ADSP-21060LAB-160
–32–
ADSP-21060/ADSP-21060L
REV. D
Link Ports: 1
×
CLK Speed Operation
ADSP-21060
Min
ADSP-21060L
Min
Parameter
Max
Max
Units
Receive
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLKIW
t
LCLKRWL
t
LCLKRWH
Data Setup before LCLK Low
Data Hold after LCLK Low
LCLK Period (1
×
Operation)
LCLK Width Low
LCLK Width High
3.5
3
t
CK
6
5
3
3
t
CK
6
5
ns
ns
ns
ns
ns
Switching Characteristics:
t
DLAHC
t
DLALC
t
ENDLK
t
TDLK
LACK High Delay after CLKIN High
LACK Low Delay after LCLK High
1
LACK Enable from CLKIN
LACK Disable from CLKIN
18 + DT/2
–3
5 + DT/2
28.5 + DT/2
13
18 + DT/2
–3
5 + DT/2
28.5 + DT/2
13
ns
ns
ns
ns
20 + DT/2
20 + DT/2
Transmit
Timing Requirements:
t
SLACH
t
HLACH
LACK Setup before LCLK High
LACK Hold after LCLK High
18
–7
20
–7
ns
ns
Switching Characteristics:
t
DLCLK
t
DLDCH
t
HLDCH
t
LCLKTWL
t
LCLKTWH
t
DLACLK
t
ENDLK
t
TDLK
LCLK Delay after CLKIN (1
×
operation)
Data Delay after LCLK High
Data Hold after LCLK High
LCLK Width Low
LCLK Width High
LCLK Low Delay after LACK High
LDAT, LCLK Enable after CLKIN
LDAT, LCLK Disable after CLKIN
15.5
3
16.5
2.5
ns
ns
ns
ns
ns
ns
ns
ns
–3
(t
CK
/2) – 2
(t
CK
/2) – 2
(t
CK
/2) + 8.5
5 + DT/2
–3
(t
CK
/2) – 1
(t
CK
/2) – 1.25
(t
CK
/2) + 8.0
5 + DT/2
(t
CK
/2) + 2
(t
CK
/2) + 2
(3
×
t
CK
/2) + 17
(t
CK
/2) + 1.25
(t
CK
/2) + 1.0
(3
×
t
CK
/2) + 17.5
20 + DT/2
20 + DT/2
Link Port Service Request Interrupts: 1
×
and
2
×
Speed Operations
Timing Requirements:
t
SLCK
LACK/LCLK Setup before CLKIN Low
2
t
HLCK
LACK/LCLK Hold after CLKIN Low
2
10
2
10
2
ns
ns
NOTES
1
LACK will go low with t
DLALC
relative to rising edge of LCLK after first nibble is received. LACK will not go low if the receiver’s link buffer is not about to fill.
2
Only required for interrupt recognition in the current cycle.
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PDF描述
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