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參數(shù)資料
| 型號： | ADN2812ACP-RL7 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Continuous Rate 12.3 Mb/s to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
| 中文描述： | CLOCK RECOVERY CIRCUIT, QCC32 |
| 封裝： | 5 X 5 MM, MO-220VHHD-2, LFCSP-32 |
| 文件頁數(shù)： | 10/28頁 |
| 文件大?。?/td> | 478K |
| 代理商： | ADN2812ACP-RL7 |
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ADN2812
I
2
C INTERFACE TIMING AND INTERNAL REGISTER DESCRIPTION
Rev. 0 | Page 10 of 28
0
1
A5
0
0
0
0
0
X
MSB = 1
SET BY
PIN 19
0 = WR
1 = RD
SLAVE ADDRESS [6...0]
R/W
CTRL.
Figure 7. Slave Address Configuration
0
S
SLAVE ADDR, LSB = 0 (WR) A(S)
A(S)
A(S)
DATA
SUB ADDR
A(S)
P
DATA
Figure 8. I
2
C Write Data Transfer
0
S
S = START BIT
A(S) = ACKNOWLEDGE BY SLAVE
P = STOP BIT
A(M) = ACKNOWLEDGE BY MASTER
A(M) = LACK OF ACKNOWLEDGE BY MASTER
S
SLAVE ADDR, LSB = 0 (WR)
SLAVE ADDR, LSB = 1 (RD)
A(S)
A(S)
SUB ADDR
A(S) DATA A(M)
DATA
P
A(M)
Figure 9. I
2
C Read Data Transfer
0
START BIT
S
STOP BIT
P
ACK
ACK
WR
ACK
D0
D7
A0
A7
A5
A6
SLADDR[4...0]
SLAVE ADDRESS
SUB ADDRESS
DATA
SUB ADDR[6...1]
DATA[6...1]
SCK
SDA
Figure 10. I
2
C Data Transfer Timing
0
t
BUF
SDA
S
S
P
S
SCK
t
F
t
LOW
t
R
t
F
t
HD;STA
t
HD;DAT
t
SU;DAT
t
HIGH
t
SU;STA
t
SU;STO
t
HD;STA
t
R
Figure 11. I
2
C Port Timing Diagram
相關PDF資料 |
PDF描述 |
|---|---|
| ADN2819 | Multirate to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
| ADN2819ACP-CML | Multirate to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
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| ADN2819ACPZ-CML-RL1 | Multirate to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| ADN2812ACPZ-RL7 | 功能描述:IC CLOCK/DATA RECOVERY 32LFCSP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:- 標準包裝:28 系列:- 類型:時鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務器 輸入:時鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應商設備封裝:64-TSSOP 包裝:管件 |
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