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參數(shù)資料
| 型號： | ADF4117BCP |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | XO, clock |
| 英文描述： | BATT LITHIUM COIN 3V 48MAH COIN-W/LEGS 12.5MM |
| 中文描述： | PLL FREQUENCY SYNTHESIZER, 1200 MHz, CQCC20 |
| 封裝： | CSP-20 |
| 文件頁數(shù)： | 19/20頁 |
| 文件大?。?/td> | 226K |
| 代理商： | ADF4117BCP |
ADF4116/ADF4117/ADF4118
–
19
–
REV. 0
INTERFACING
The ADF4116 family has a simple SPI-compatible serial inter-
face for writing to the device. SCLK, SDATA and LE control
the data transfer. When LE (Latch Enable) goes high, the 24 bits
which have been clocked into the input register on each rising
edge of SCLK will get transferred to the appropriate latch. See
Figure 1 for the Timing Diagram and Table II for the Latch
Truth Table.
V
DD
V
P
AV
DD
DV
DD
ADF4116/
ADF4117/
ADF4118
V
P
10k
VCO
V
CC
GND
18
100pF
100pF
18
18
RF
OUT
7
15
16
2
1
6
5
8
FREF
IN
51
100pF
3
4
9
100pF
C
A
D
RF
IN
A
RF
IN
B
DECOUPLING CAPACITORS AND INTERFACE SIGNALS HAVE
BEEN OMITTED FROM THE DIAGRAM TO AID CLARITY.
FL
O
CP
CE
POWER-DOWN CONTROL
V
DD
S
IN
D
GND
LOOP
FILTER
ADG702
REF
IN
Figure 27. Local Oscillator Shutdown Circuit
LOW-PASS
FILTER
R
SET
ADF4118
VCO190-1960T
18
100pF
18
REF
IN
100pF
RF
IN
A
RF
IN
B
CP
SERIAL
DIGITAL
NTERFACE
TCXO
OSC 3B1-13M0
100pF
51
18pF
1k
10k
6.8nF
18
RF
OUT
POWER SUPPLY CONNECTIONS AND DECOUPLING CAPACITORS
ARE OMITTED FROM DIAGRAM FOR CLARITY.
AD9761
T
X
DAC
REFIO
FS ADJ
MODULATED
DIGITAL
DATA
QOUTB
IOUTA
IOUTB
QOUTA
LOW-PASS
FILTER
IBBP
QBBP
IBBP
QBBP
AD8346
LOIN
LOIP
VOUT
100pF
100pF
2k
0.1 F
100pF
680pF
Figure 28. Direct Conversion Transmitter Solution
The maximum allowable serial clock rate is 20 MHz. This means
that the maximum update rate possible for the device is 833 kHz or
one update every 1.2 microseconds. This is certainly more than
adequate for systems which will have typical lock times in hun-
dreds of microseconds.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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