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參數(shù)資料
型號： ADAU1701JSTZ
廠商： Analog Devices Inc
文件頁數(shù)： 52/53頁
文件大?。?/td> 0K
描述： IC AUDIO PROC 2ADC/4DAC 48-LQFP
設計資源： Analog Audio Input, Class-D Output with ADAU1701, SSM2306, and ADP3336 (CN0162)
標準包裝： 1
系列： SigmaDSP®
類型： 音頻處理器
應用： 車載，監(jiān)視器，MP3
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應商設備封裝： 48-LQFP（7x7）
包裝： 托盤
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
配用： EVAL-ADAU1701MINIZ-ND - BOARD EVAL SIGMADSP AUD ADAU1701
ADAU1701
Rev. B | Page 7 of 52
REGULATOR
Table 6. Regulator1
Parameter
Min
Typ
Max
Unit
DVDD Voltage
1.7
1.8
1.84
V
1 Regulator specifications are calculated using a Zetex Semiconductors FZT953 transistor in the circuit.
DIGITAL TIMING SPECIFICATIONS
Table 7. Digital Timing1
Limit
Parameter
tMIN
tMAX
Unit
Test Conditions/Comments
MASTER CLOCK
tMP
36
244
ns
MCLKI period, 512 × fS mode
48
366
ns
MCLKI period, 384 × fS mode
73
488
ns
MCLKI period, 256 × fS mode
291
1953
ns
MCLKI period, 64 × fS mode
SERIAL PORT
tBIL
40
ns
INPUT_BCLK (Pin 9) low pulse width
tBIH
40
ns
INPUT_BCLK (Pin 9) high pulse width
tLIS
10
ns
INPUT_LRCLK (Pin 8) setup; time to INPUT_BCLK rising
tLIH
10
ns
INPUT_LRCLK (Pin 8) hold; time from INPUT_BCLK rising
tSIS
10
ns
SDATA_INx (Pin 10, Pin 11, Pin 28, or Pin 29) setup; time to INPUT_BCLK (Pin 9)
rising
tSIH
10
ns
SDATA_INx (Pin 10, Pin 11, Pin 28, or Pin 29) hold; time from INPUT_BCLK (Pin 9)
rising
tLOS
10
ns
OUTPUT_LRCLK (Pin 16) setup in slave mode
tLOH
10
ns
OUTPUT_LRCLK (Pin 16) hold in slave mode
tTS
5
ns
OUTPUT_BCLK (Pin 11) falling to OUTPUT_LRCLK (Pin 16) timing skew
tSODS
40
ns
SDATA_OUTx (Pin 14, Pin 15, Pin 26, or Pin 27) delay in slave mode; time from
OUTPUT_BCLK (Pin 11) falling
tSODM
40
ns
SDATA_OUTx (Pin 14, Pin 15, Pin 26, or Pin 27) delay in master mode; time from
OUTPUT_BCLK (Pin 11) falling
SPI PORT
fCCLK
6.25
MHz
CCLK (Pin 23) frequency
tCCPL
80
ns
CCLK (Pin 23) pulse width low
tCCPH
80
ns
CCLK (Pin 23) pulse width high
tCLS
0
ns
CLATCH (Pin 21) setup; time to CCLK (Pin 23) rising
tCLH
100
ns
CLATCH (Pin 21) hold; time from CCLK (Pin 23) rising
tCLPH
80
ns
CLATCH (Pin 21) pulse width high
tCDS
0
ns
CDATA (Pin 20) setup; time to CCLK (Pin 23) rising
tCDH
80
ns
CDATA (Pin 20) hold; time from CCLK (Pin 23) rising
tCOD
101
ns
COUT (Pin 22) delay; time from CCLK (Pin 23) falling
I2C PORT
fSCL
400
kHz
SCL (Pin 23) frequency
tSCLH
0.6
μs
SCL (Pin 23) high
tSCLL
1.3
μs
SCL (Pin 23) low
tSCS
0.6
μs
Setup time, relevant for repeated start condition
tSCH
0.6
μs
Hold time; after this period, the first clock is generated
tDS
100
ns
Data setup time
tSCR
300
ns
SCL (Pin 23) rise time
tSCF
300
ns
SCL (Pin 23) fall time
tSDR
300
ns
SDA (Pin 22) rise time
tSDF
300
ns
SDA (Pin 22) fall time
tBFT
0.6
Bus-free time; time between stop and start
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