參數(shù)資料
型號： AD9992BBCZ
廠商： Analog Devices Inc
文件頁數(shù)： 73/92頁
文件大?。?/td> 0K
描述： IC CCD SGNL PROC 12BIT 105CSPBGA
產(chǎn)品變化通告： AD9992 Discontinuation 22/Feb/2012
標(biāo)準(zhǔn)包裝： 1
類型： CCD 信號處理器，12 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
電流 - 電源： 27mA
安裝類型： 表面貼裝
封裝/外殼： 105-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 105-CSPBGA（8x8）
包裝： 托盤
AD9992
Rev. C | Page 75 of 92
COMPLETE REGISTER LISTING
When an address contains fewer than 28 data bits, all remaining bits must be written as 0s.
Table 29. AFE Registers
Address
Data
Bits
Default
Value
Update
Type
Mnemonic
Description
0x00
[1:0]
3
SCK
STANDBY
Standby modes:
0: Normal operation.
1: Standby1 mode.
2: Standby2 mode.
3: Standby3 mode.
[2]
1
CLPENABLE
0: Disable OB clamp.
1: Enable OB clamp.
[3]
0
CLPSPEED
0: Select normal OB clamp settling.
1: Select fast OB clamp settling.
[4]
0
FASTUPDATE
0: Ignore CDS gain.
1: Very fast clamping when CDS gain is updated.
[5]
0
PBLK_LVL
0: Blank data outputs to 0 during PBLK.
1: Blank data outputs to programmed clamp level during PBLK.
[6]
0
DCBYP
0: Enable input dc restore circuit during PBLK.
1: Disable input dc restore circuit during PBLK.
0x01
[0]
0
SCK
DOUTDISABLE
0: Data outputs are driven.
1: Data outputs are three-stated.
[1]
0
DOUTLATCH
0: Latch data outputs using the rising edge of DOUTPHASEP
(DOUTPHASEP register setting).
1: Output latch is transparent.
[2]
0
GRAY_EN
1: Enable gray encoding of the digital data outputs.
[3]
1
TEST
Set to 0.
0x02
[0]
0
SCK
TEST
Do not access, or set to 0.
0x03
[23:0]
FFFFFF
SCK
TEST
Do not access, or set to 0xFFFFFF.
0x04
[2:0]
0
VD
CDSGAIN
CDS gain setting:
0: 3 dB.
4: 0 dB.
6: +3 dB.
7: +6 dB.
All other values are invalid.
0x05
[9:0]
F
VD
VGAGAIN
VGA gain, 6 dB to 42 dB (0.035 dB per step).
0x06
[9:0]
1EC
VD
CLAMPLEVEL
Optical black clamp level, 0 to 1023 LSB (1 LSB per step).
0x0D
[0]
0
VD
CLIDIVIDE
0: No division of CLI.
1: Divide CLI input frequency by 2.
Table 30. Miscellaneous Registers
Address
Data
Bits
Default
Value
Update
Type
Mnemonic
Description
0x10
[0]
0
SCK
SW_RST
Software reset. Bit self-clears to 0 when a reset occurs.
1: Reset Address 0x00 to Address 0xFF to default values.
0x11
[0]
0
VD
OUTCONTROL
0: Make all outputs dc inactive.
1: Enable outputs at next VD edge.
0x12
[0]
0
SCK
RSTB_EN
1: Configure SYNC pin as RSTB input signal.
[4:1]
0
TEST
Test mode only. Must be set to 0.
0x13
[0]
1
SCK
SYNCENABLE
1: External synchronization enable (configures Pin D3 as an
input).
[1]
0
SYNCPOL
SYNC active polarity.
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PDF描述
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