參數(shù)資料
型號(hào)： AD9956YCPZ1
廠商： Analog Devices, Inc.
英文描述： 2.7 GHz DDS-Based AgileRF
中文描述： 2.7千兆赫基于DDS的AgileRF
文件頁(yè)數(shù)： 4/32頁(yè)
文件大?。?/td> 805K
代理商： AD9956YCPZ1
AD9956
SPECIFICATIONS
AVDD = DVDD = 1.8 V ± 5%; DVDD_I/O = CP_VDD = 3.3 V ± 5% (@ T
A
= 25°C) DAC_R
SET
= 3.92 k, CP_R
SET
= 3.09 k,
DRV_R
SET
= 4.02 k, unless otherwise noted.
Table 1.
Parameter
Min
RF DIVIDER (REFCLK ) INPUT SECTION (÷R)
RF Divider Input Range
1
Rev. 0 | Page 4 of 32
Typ
Max
2700
Unit
MHz
Test Conditions/Comments
DDS SYSCLK not to exceed
400 MSPS
Single-ended, into a 50 load
1
50 load to supply, both lines
100 terminated, 5 pF load
Input Capacitance (DC)
Input Impedance (DC)
Input Duty Cycle
Input Power/Sensitivity
Input Voltage Level
PHASE FREQUENCY DETECTOR/CHARGE PUMP
PLLREF Input
Input Frequency
2
÷M Set to Divide by at Least 4
÷M Bypassed
Input Voltage Levels
Input Capacitance
Input Resistance
PLLOSC Input
Input Frequency
÷N Set to Divide by at Least 4
÷N Bypassed
Input Voltage Levels
Input Capacitance
Input Resistance
Charge Pump Source/Sink Maximum Current
Charge Pump Source/Sink Accuracy
Charge Pump Source/Sink Matching
Charge Pump Output Compliance Range
3
PLL_LOCK Drive Strength
PHASE FREQUENCY DETECTOR NOISE FLOOR
@ 50 kHz PFD Frequency
@ 2 MHz PFD Frequency
@ 100 MHz PFD Frequency
@ 200 MHz PFD Frequency
CML OUTPUT DRIVER (DRV)
Differential Output Voltage Swing
4
Maximum Toggle Rate
Common-Mode Output Voltage
Output Duty Cycle
Output Current
Continuous
5
Rising Edge Surge
Falling Edge Surge
Output Rise Time
42
10
350
200
200
15
5
0.5
655
42
3
1500
50
450
1500
450
1500
2
149
133
116
113
720
1.75
50
7.2
20.9
13.5
250
58
+4
1000
655
200
600
10
655
200
600
10
4
+5
+5
CP_VDD 0.5
58
pF
%
dBm
mV p-p
MHz
MHz
mV p-p
pF
MHz
MHz
mV p-p
pF
mA
%
%
V
mA
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
mV
MHz
V
%
mA
mA
mA
ps
相關(guān)PDF資料
PDF描述
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