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參數(shù)資料
| 型號： | AD9948 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | 10-Bit CCD Signal Processor with Precision Timing⑩ Core |
| 中文描述： | 10位CCD信號處理器核心精確定時⑩ |
| 文件頁數(shù)： | 11/28頁 |
| 文件大?。?/td> | 539K |
| 代理商： | AD9948 |
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REV. 0
AD9948
–11–
Table IV. CLPOB Register Map
Data Bit
Content
Default
Value (Hex)
Address
Name
Description
20
[3:0]
F
CLPOBPOL
Start Polarities for CLPOB Sequences 0, 1, 2, and 3.
21
[23:0]
FFFFFF
CLPOBTOG_0
Sequence 0. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
22
[23:0]
FFFFFF
CLPOBTOG_1
Sequence 1. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
23
[23:0]
FFFFFF
CLPOBTOG_2
Sequence 2. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
24
[23:0]
FFFFFF
0
CLPOBTOG_3
CLPOBSCP0
Sequence 3. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
CLPOB Sequence-Change-Position 0 (Hard-Coded to 0).
25
[7:0]
0
CLPOBSPTR
CLPOB Sequence Pointers for Region 0 [1:0], 1 [3:2], 2 [5:4], 3 [7:6].
26
[11:0]
FFF
CLPOBSCP1
CLPOB Sequence-Change-Position 1.
27
[11:0]
FFF
CLPOBSCP2
CLPOB Sequence-Change-Position 2.
28
[11:0]
FFF
CLPOBSCP3
CLPOB Sequence-Change-Position 3.
Table V. PBLK Register Map
Data Bit
Content
Default
Value (Hex)
Address
Name
Description
30
[3:0]
F
PBLKPOL
Start Polarities for PBLK Sequences 0, 1, 2, and 3.
31
[23:0]
FFFFFF
PBLKTOG_0
Sequence 0. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
32
[23:0]
FFFFFF
PBLKTOG_1
Sequence 1. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
33
[23:0]
FFFFFF
PBLKTOG_2
Sequence 2. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
34
[23:0]
FFFFFF
0
PBLKTOG_3
PBLKSCP0
Sequence 3. Toggle Position 1 [11:0] and Toggle Position 2 [23:12].
PBLK Sequence-Change-Position 0 (Hard-Coded to 0).
35
[7:0]
0
PBLKSPTR
PBLK Sequence Pointers for Region 0 [1:0], 1 [3:2], 2 [5:4], 3 [7:6].
36
[11:0]
FFF
PBLKSCP1
PBLK Sequence-Change-Position 1.
37
[11:0]
FFF
PBLKSCP2
PBLK Sequence-Change-Position 2.
38
[11:0]
FFF
PBLKSCP3
PBLK Sequence-Change-Position 3.
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