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參數資料
| 型號： | AD9627ABCPZ11-150 |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 33/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 11BIT 150MSPS 64LFCSP |
| 標準包裝： | 1 |
| 位數： | 11 |
| 采樣率（每秒）： | 150M |
| 數據接口： | 串行，SPI? |
| 轉換器數目： | 2 |
| 功率耗散（最大）： | 890mW |
| 電壓電源： | 模擬和數字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 托盤 |
| 輸入數目和類型： | 4 個單端，單極；2 個差分，單極 |
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AD9627-11
Rev. B | Page 39 of 72
CONFIGURATION WITHOUT THE SPI
In applications that do not interface to the SPI control registers,
the SDIO/DCS pin, the SCLK/DFS pin, the SMI SDO/OEB pin,
and the SMI SCLK/PDWN pin serve as standalone CMOS-
compatible control pins. When the device is powered up, it is
assumed that the user intends to use the pins as static control
lines for the duty cycle stabilizer, output data format, output
enable, and power-down feature control. In this mode, the CSB
chip select should be connected to AVDD, which disables the
serial port interface.
Table 20. Mode Selection
Pin
External
Voltage
Configuration
SDIO/DCS
AVDD (default)
Duty cycle stabilizer enabled
AGND
Duty cycle stabilizer disabled
SCLK/DFS
AVDD
Twos complement enabled
AGND (default)
Offset binary enabled
SMI SDO/OEB
AVDD
Outputs in high impedance
AGND (default)
Outputs enabled
SMI SCLK/PDWN
AVDD
Chip in power-down or
standby
AGND (default)
Normal operation
SPI ACCESSIBLE FEATURES
Table 21 provides a brief description of the general features that
are accessible via the SPI. These features are described in detail
in Application Note AN-877, Interfacing to High Speed ADCs
via SPI. The AD9627-11 part-specific features are described in
detail following Table 22, the external memory map register table.
Table 21. Features Accessible Using the SPI
Feature Name
Description
Mode
Allows the user to set either power-down
mode or standby mode
Clock
Allows the user to access the DCS via the SPI
Offset
Allows the user to digitally adjust the
converter offset
Test I/O
Allows the user to set test modes to have
known data on output bits
Output Mode
Allows the user to set up outputs
Output Phase
Allows the user to set the output clock polarity
Output Delay
Allows the user to vary the DCO delay
VREF
Allows the user to set the reference voltage
DON’T CARE
SDIO
SCLK
CSB
tS
tDH
tCLK
tDS
tH
R/W
W1
W0
A12
A11
A10
A9
A8
A7
D5
D4
D3
D2
D1
D0
tLOW
tHIGH
0
705
4-
07
1
Figure 71. Serial Port Interface Timing Diagram
OBSOLETE
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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