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參數(shù)資料
| 型號： | AD9522-3/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 84/84頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD9522-3 CLK GEN |
| 設(shè)計資源： | AD9522 Eval Board Schematic AD9522 BOM |
| 標(biāo)準包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9522-3 |
| 主要屬性： | 12 LVDS/24 CMOS 輸出，2 GHz VCO |
| 次要屬性： | I²C & SPI 接口 |
| 已供物品： | 板 |
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AD9522-3
Rev. 0 | Page 9 of 84
CLOCK OUTPUT ADDITIVE PHASE NOISE (DISTRIBUTION ONLY; VCO DIVIDER NOT USED)
Table 6.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK-TO-LVDS ADDITIVE PHASE NOISE
Distribution section only; does not include PLL and VCO
CLK = 1.6 GHz, Output = 800 MHz
Input slew rate > 1 V/ns
Divider = 2
@ 10 Hz Offset
100
dBc/Hz
@ 100 Hz Offset
110
dBc/Hz
@ 1 kHz Offset
117
dBc/Hz
@ 10 kHz Offset
126
dBc/Hz
@ 100 kHz Offset
134
dBc/Hz
@ 1 MHz Offset
137
dBc/Hz
@ 10 MHz Offset
147
dBc/Hz
@ 100 MHz Offset
148
dBc/Hz
CLK = 1 GHz, Output = 200 MHz
Input slew rate > 1 V/ns
Divider = 5
@ 10 Hz Offset
111
dBc/Hz
@ 100 Hz Offset
123
dBc/Hz
@ 1 kHz Offset
132
dBc/Hz
@ 10 kHz Offset
141
dBc/Hz
@ 100 kHz Offset
146
dBc/Hz
@ 1 MHz Offset
150
dBc/Hz
>10 MHz Offset
156
dBc/Hz
CLK-TO-CMOS ADDITIVE PHASE NOISE
Distribution section only; does not include PLL and VCO
CLK = 1 GHz, Output = 500 MHz
Input slew rate > 1 V/ns
Divider = 2
@ 10 Hz Offset
102
dBc/Hz
@ 100 Hz Offset
114
dBc/Hz
@ 1 kHz Offset
122
dBc/Hz
@ 10 kHz Offset
129
dBc/Hz
@ 100 kHz Offset
135
dBc/Hz
@ 1 MHz Offset
140
dBc/Hz
>10 MHz Offset
150
dBc/Hz
CLK = 1 GHz, Output = 50 MHz
Input slew rate > 1 V/ns
Divider = 20
@ 10 Hz Offset
125
dBc/Hz
@ 100 Hz Offset
136
dBc/Hz
@ 1 kHz Offset
144
dBc/Hz
@ 10 kHz Offset
152
dBc/Hz
@ 100 kHz Offset
157
dBc/Hz
@ 1 MHz Offset
160
dBc/Hz
>10 MHz Offset
164
dBc/Hz
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