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參數(shù)資料
| 型號(hào)： | AD9518-0A/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 2/64頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD9518-0A |
| 設(shè)計(jì)資源： | AD9518 Eval Brd Schematics AD9518 Gerber Files AD9518-0 BOM |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 計(jì)時(shí)，時(shí)鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9518-0A |
| 主要屬性： | 2 輸入，6 輸出，2.8GHz VCO |
| 次要屬性： | LVPECL 輸出邏輯 |
| 已供物品： | 板 |
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AD9518-0
Data Sheet
Rev. C | Page 10 of 64
SERIAL CONTROL PORT
Table 13.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CS (INPUT)
CS has an internal 30 k pull-up resistor
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
3
A
Input Logic 0 Current
110
A
Input Capacitance
2
pF
SCLK (INPUT)
SCLK has an internal 30 k pull-down resistor
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
110
A
Input Logic 0 Current
1
A
Input Capacitance
2
pF
SDIO (WHEN INPUT)
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
10
nA
Input Logic 0 Current
20
nA
Input Capacitance
2
pF
SDIO, SDO (OUTPUTS)
Output Logic 1 Voltage
2.7
V
Output Logic 0 Voltage
0.4
V
TIMING
Clock Rate (SCLK, 1/tSCLK)
25
MHz
Pulse Width High, tHIGH
16
ns
Pulse Width Low, tLOW
16
ns
SDIO to SCLK Setup, tDS
2
ns
SCLK to SDIO Hold, tDH
1.1
ns
SCLK to Valid SDIO and SDO, tDV
8
ns
CS to SCLK Setup and Hold, tS, tH
2
ns
CS Minimum Pulse Width High, tPWH
3
ns
PD, SYNC, AND RESET PINS
Table 14.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
INPUT CHARACTERISTICS
These pins each have a 30 k internal pull-up
resistor
Logic 1 Voltage
2.0
V
Logic 0 Voltage
0.8
V
Logic 1 Current
1
A
Logic 0 Current
110
A
Capacitance
2
pF
RESET TIMING
Pulse Width Low
50
ns
SYNC TIMING
Pulse Width Low
1.5
High speed
clock cycles
High speed clock is CLK input signal
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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