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參數(shù)資料
| 型號： | AD9513BCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 4/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK DIST 3OUT PLL 32LFCSP |
| 標準包裝： | 1 |
| 類型： | 扇出緩沖器（分配），除法器 |
| PLL： | 無 |
| 輸入： | 時鐘 |
| 輸出： | CMOS，LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 800MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
| 配用： | AD9513/PCBZ-ND - BOARD EVAL FOR AD9513 |
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AD9513
Rev. 0 | Page 12 of 28
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
1
VS
2
CLK
3
CLKB
4
VS
5
SYNCB
6
VREF
7
S10
8
S9
18 OUT2B
19 OUT2
20 VS
21 VS
22 OUT1B
23 OUT1
24 VS
17 VS
9
S
8
10
S
7
11
S
6
13
S
4
15
S
2
14
S
3
16
S
1
12
S
5
26
V
S
27
O
U
T
0B
28
O
U
T
0
29
V
S
30
V
S
25
S
0
TOP VIEW
(Not to Scale)
AD9513
31
G
N
D
32
R
S
E
T
0
559
5-
0
05
Figure 5. 32-Lead LFCSP Pin Configuration
0
5595
-00
6
1
32
8
9
25
24
16
17
THE EXPOSED PADDLE
IS AN ELECTRICAL AND
THERMAL CONNECTION
EXPOSED PAD
(BOTTOM VIEW)
GND
Figure 6. Exposed Paddle
Note that the exposed paddle on this package is an electrical connection as well as a thermal enhancement. For the device to
function properly, the paddle must be soldered to a PCB land that functions as both a heat dissipation path as well as an electrical
ground.
Table 9. Pin Function Descriptions
Pin No.
Mnemonic
Description
1, 4 ,17 ,20, 21,
24, 26, 29, 30
VS
Power Supply (3.3 V).
2
CLK
Clock Input.
3
CLKB
Complementary Clock Input.
5
SYNCB
Used to Synchronize Outputs.
6
VREF
Provides 2/3 VS for use as one of the four logic levels on S0 to S10.
7 to16, 25
S10 to S1, S0
Setup Select Pins. These are 4-state logic. The logic levels are VS, GND, 1/3 VS, and 2/3 VS. The
VREF pin provides 2/3 VS. Each pin is internally biased to 1/3 VS so that a pin requiring that logic
level should be left NC (no connection).
18
OUT2B
Complementary LVDS/Inverted CMOS Output.
19
OUT2
LVDS/CMOS Output.
22
OUT1B
Complementary LVDS/Inverted CMOS Output. OUT6 includes a delay block.
23
OUT1
LVDS/CMOS Output. OUT6 includes a delay block.
27
OUT0B
Complementary LVDS/Inverted CMOS Output. OUT5 includes a delay block.
28
OUT0
LVDS/CMOS Output. OUT5 includes a delay block.
31
GND
Ground. The exposed paddle on the back of the chip is also GND.
32
RSET
Current Set Resistor to Ground. Nominal value = 4.12 kΩ.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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