REFCLK-to-PLL con" />
參數(shù)資料
型號： AD9148BBPZRL
廠商： Analog Devices Inc
文件頁數(shù)： 22/72頁
文件大?。?/td> 0K
描述： IC DAC 16BIT SPI/SRL 196BGA
標準包裝： 1,500
系列： TxDAC+®
設(shè)置時間： 20ns
位數(shù)： 16
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 4
電壓電源： 單電源
功率耗散（最大）： 2.67W
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 196-LFBGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 196-BGA
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 4 電流，單極
采樣率（每秒）： 1G
Data Sheet
AD9148
Rev. B | Page 29 of 72
Register Name
Addr
(Hex)
Bit
Name
Function
Default
PLL Control 2
0D
7:6
N2
REFCLK-to-PLL controller clock rate (fPC_CLK).
11
00 = 2.
01 = 4.
10 = 8.
11 = 16.
fPC_CLK must always be less than 50 MHz.
4
PLL cross
control enable
Enables PLL cross-point control.
3:2
N0
VCO-to-DACCLK divider.
001
00 = 1.
01 = 2.
10 = 4.
11 = 4.
1:0
N1
DACCLK-to-REFCLK divider.
01
00 = 2.
01 = 4.
10 = 8.
11 = 16.
PLL Status 0
0E
3:0
PLL control voltage
PLL VCO control voltage readback value.
Read-
only
PLL Status 1
0F
5:0
VCO band readback VCO band value.
Read-
only
Sync Control 0
10
7
Sync enable
Enables synchronization logic.
0
6
FIFO rate/data
rate toggle
Operates synchronization at the FIFO reset rate (0)/data rate (1).
0
3
Rising edge sync
Rising edge of CLK samples sync input (1), falling edge of
CLK samples sync input (0).
1
2:0
Sync averaging
Average sync input of number of samples.
000
000 = 1.
001 = 2.
010 = 4.
011 = 8.
100 = 16.
101 = 32.
110 = 64.
111 = 128.
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