VCC = 3.3 V, t
參數(shù)資料
型號(hào)： AD8324JRQZ-REEL
廠商： Analog Devices Inc
文件頁數(shù)： 12/16頁
文件大?。?/td> 0K
描述： IC LINE DRIVER CBL 3.3V 20QSOP
標(biāo)準(zhǔn)包裝： 2,500
類型： 線路驅(qū)動(dòng)器，發(fā)射器
應(yīng)用： 調(diào)制解調(diào)器，CATV
安裝類型： 表面貼裝
封裝/外殼： 20-SSOP（0.154"，3.90mm 寬）
供應(yīng)商設(shè)備封裝： 20-QSOP
包裝： 帶卷 (TR)
Data Sheet
AD8324
Rev. B | Page 5 of 16
TIMING REQUIREMENTS
VCC = 3.3 V, tR = tF = 4 ns, fCLK = 8 MHz, unless otherwise noted.
Table 3.
Parameter
Min
Typ
Max
Unit
Clock Pulse Width (tWH)
16.0
ns
Clock Period (tC)
32.0
ns
Setup Time SDATA vs. Clock (tDS)
5.0
ns
Setup Time DATEN vs. Clock (tES)
15.0
ns
Hold Time SDATA vs. Clock (tDH)
5.0
ns
Hold Time DATEN vs. Clock (tEH)
3.0
ns
Input Rise and Fall Times, SDATA, DATEN, Clock (tR, tF)
10
ns
Timing Diagrams
Figure 3. Serial Interface Timing
Figure 4. SDATA Timing
tDS
CLK
VALID DATA-WORD G1
MSB . . . LSB
SDATA
DATEN
TXEN
ANALOG
OUTPUT
VALID DATA-WORD G2
8 CLOCK CYCLES
GAIN TRANSFER (G1)
GAIN TRANSFER (G2)
SIGNAL AMPLITUDE (p-p)
tC
tWH
tES
tEH
tOFF
tGS
tCN
04339-
0-
003
CLK
SDATA
MSB
MSB-1
MSB-2
VALID DATA BIT
tDS
tDH
04339-0-004
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PDF描述
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