LOGIC INPUTS (TTL/CMOS Logic) (DATEN, CLK, SDATA, V CC =" />
參數(shù)資料
型號(hào)： AD8321ARZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 14/20頁(yè)
文件大小： 0K
描述： IC LINE DRIVER CATV 3.3V 20SOIC
產(chǎn)品變化通告： AD8321 Discontinuation 02/Mar/2012
標(biāo)準(zhǔn)包裝： 37
類型： 線路驅(qū)動(dòng)器，發(fā)射器
應(yīng)用： 調(diào)制解調(diào)器，CATV
安裝類型： 表面貼裝
封裝/外殼： 20-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 20-SOIC W
包裝： 管件
配用： AD8321-EVAL-ND - BOARD EVAL FOR AD8321
AD8321
LOGIC INPUTS (TTL/CMOS Logic) (DATEN, CLK, SDATA, V
CC = +9 V; Full Temperature Range)
Parameter
Min
Typ
Max
Unit
Logic “1” Voltage
Logic “0” Voltage
Logic “1” Current (VINH = 5 V) CLK, SDATA, DATEN
Logic “0” Current (VINL = 0 V) CLK, SDATA, DATEN
Logic “1” Current (VINH = 5 V) PD
Logic “0” Current (VINL = 0 V) PD
2.1
0
–600
50
–250
5.0
0.8
20
–100
190
–30
V
nA
mA
TIMING REQUIREMENTS (Full Temperature Range, V
CC = +9 V, TR = TF = 4 ns, fCLK = 8 MHz unless otherwise noted.)
Parameter
Min
Typ
Max
Unit
Clock Pulsewidth (TWH)
Clock Period (TC)
Setup Time SDATA vs. Clock (TDS)
Setup Time
DATEN vs. Clock (T
ES)
Hold Time SDATA vs. Clock (TDH)
Hold Time
DATEN vs. Clock (T
EH)
Input Rise and Fall Times, SDATA,
DATEN, Clock (T
R, TF)
16.0
32.0
5.0
15.0
5.0
3.0
10
ns
Specifications subject to change without notice.
TES
VALID DATA WORD G1
MSB. . . .LSB
GAIN TRANSFER (G1)
TDS
TEH
8 CLOCK CYCLES
GAIN TRANSFER (G2)
TOFF
TGS
ANALOG
OUTPUT
SIGNAL AMPLITUDE (p-p)
PD
PEDESTAL
CLK
SDATA
DATEN
TON
TC
TWH
VALID DATA WORD G2
Figure 2. Serial Interface Timing
VALID DATA BIT
MSB
MSB-1
MSB-2
TDS
TDH
SDATA
CLK
Figure 3. SDATA Timing
REV. A
–3–
相關(guān)PDF資料
PDF描述
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