AVCC = DV
參數(shù)資料
型號(hào)： AD7367BRUZ-500RL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 26/28頁(yè)
文件大?。?/td> 0K
描述： IC ADC 14BIT SAR 1MSPS 24TSSOP
設(shè)計(jì)資源： Driving the AD7366/7 Bipolar SAR ADC in Low-Distortion DC-Coupled Appls (CN0042)
標(biāo)準(zhǔn)包裝： 500
位數(shù)： 14
采樣率（每秒）： 500k
數(shù)據(jù)接口： DSP，MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 88.8mW
電壓電源： 模擬和數(shù)字，雙 ±
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 4 個(gè)單端，單極；4 個(gè)單端，雙極
AD7366-5/AD7367-5
Rev. A | Page 7 of 28
TIMING SPECIFICATIONS
AVCC = DVCC = 4.75 V to 5.25 V; VDD = 5 V to 16.5 V; VSS = 16.5 V to 5 V; VDRIVE = 2.7 V to 5.25 V; TA = TMIN to TMAX, unless otherwise noted.1
Table 4.
Parameter
2.7 V ≤ VDRIVE ≤ 5.25 V
Unit
Test Conditions/Comments
tCONVERT
Conversion time, internal clock. CONVST falling edge to BUSY falling edge.
1.25
μs max
For the AD7367-5.
1.25
μs max
For the AD7366-5.
fSCLK
10
kHz min
Frequency of serial read clock.
20
MHz max
tQUIET
50
ns min
Minimum quiet time required between the end of serial read and the start of the next
conversion.
t1
10
ns min
Minimum CONVST low pulse.
t2
40
ns min
CONVST falling edge to BUSY rising edge.
t3
0
ns min
BUSY falling edge to MSB valid once CS is low for t4 prior to BUSY going low.
t4
10
ns max
Delay from CS falling edge until Pin 1 (DOUTA) and Pin 23 (DOUTB) are three-state disabled.
20
ns max
Data access time after SCLK falling edge.
t6
7
ns min
SCLK to data valid hold time.
t7
0.3 × tSCLK
ns min
SCLK low pulse width.
t8
0.3 × tSCLK
ns min
SCLK high pulse width.
t9
10
ns max
CS rising edge to DOUTA, DOUTB, high impedance.
tPOWER-UP
70
μs max
Power up time from shutdown mode; time required between CONVST rising edge and
CONVST falling edge.
1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDRIVE) and timed from a voltage level of 1.6 V.
All timing specifications given are with a 25 pF load capacitance. With a load capacitance greater than this value, a digital buffer or latch must be used. See the
Terminology section and Figure 25.
2 The time required for the output to cross is 0.4 V or 2.4 V.
相關(guān)PDF資料
PDF描述
AD7367BRUZ-RL7 IC ADC 14BIT SAR 1MSPS 24TSSOP
AD7394ARZ IC DAC 12BIT SERIAL 3V 14SOIC
AD7398BR IC DAC 12BIT QUAD SRL 16-SOIC
AD7401AYRWZ-RL IC MODULATOR SIGMA-DELTA 16SOIC
AD7401YRWZ IC MODULATOR SIGMA-DELTA 16SOIC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
AD7367BRUZ-5500RL7 功能描述:IC ADC 14BIT DUAL BIPO 24-TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):16 采樣率（每秒）:45k 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:2 功率耗散（最大）:315mW 電壓電源:模擬和數(shù)字 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:28-SOIC W 包裝:帶卷 (TR) 輸入數(shù)目和類型:2 個(gè)單端，單極
AD7367BRUZ-5-RL7 功能描述:IC ADC 14BIT DUAL BIPO 24-TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):16 采樣率（每秒）:45k 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:2 功率耗散（最大）:315mW 電壓電源:模擬和數(shù)字 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:28-SOIC W 包裝:帶卷 (TR) 輸入數(shù)目和類型:2 個(gè)單端，單極
AD7367BRUZ-REEL7 制造商:AD 制造商全稱:Analog Devices 功能描述:1 MSPS, 8-Channel, Software-Selectable, True Bipolar Input, 12-Bit Plus Sign ADC
AD7367BRUZ-RL7 功能描述:IC ADC 14BIT SAR 1MSPS 24TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 模數(shù)轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 位數(shù):16 采樣率（每秒）:45k 數(shù)據(jù)接口:串行 轉(zhuǎn)換器數(shù)目:2 功率耗散（最大）:315mW 電壓電源:模擬和數(shù)字 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SOIC（0.295"，7.50mm 寬） 供應(yīng)商設(shè)備封裝:28-SOIC W 包裝:帶卷 (TR) 輸入數(shù)目和類型:2 個(gè)單端，單極
AD736AK 制造商:Analog Devices 功能描述:
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