All input signals are specified with tR " />
參數(shù)資料
型號： AD5932YRUZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 25/28頁
文件大小： 0K
描述： IC PROG WAVEFORM GENERAT 16TSSOP
產(chǎn)品培訓(xùn)模塊： Direct Digital Synthesis Tutorial Series (1 of 7): Introduction
Direct Digital Synthesizer Tutorial Series (7 of 7): DDS in Action
Direct Digital Synthesis Tutorial Series (3 of 7): Angle to Amplitude Converter
Direct Digital Synthesis Tutorial Series (6 of 7): SINC Envelope Correction
Direct Digital Synthesis Tutorial Series (4 of 7): Digital-to-Analog Converter
Direct Digital Synthesis Tutorial Series (2 of 7): The Accumulator
標(biāo)準(zhǔn)包裝： 1,000
分辨率（位）： 10 b
主 fclk： 50MHz
調(diào)節(jié)字寬（位）： 24 b
電源電壓： 2.3 V ~ 5.5 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 帶卷 (TR)
AD5932
Data Sheet
Rev. A | Page 6 of 28
TIMING SPECIFICATIONS
All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and are timed from a voltage level of (VIL + VIH)/2 (see Figure 3 to
Figure 6). DVDD = 2.3 V to 5.5 V; AGND = DGND = 0 V; all specifications TMIN to TMAX, unless otherwise noted.
Table 2.
Parameter1
Limit at TMIN, TMAX
Unit
Conditions/Comments
t1
20
ns min
MCLK period
t2
8
ns min
MCLK high duration
t3
8
ns min
MCLK low duration
t4
25
ns min
SCLK period
t5
10
ns min
SCLK high time
t6
10
ns min
SCLK low time
t7
5
ns min
FSYNC to SCLK falling edge setup time
t8
10
ns min
FSYNC to SCLK hold time
t9
5
ns min
Data setup time
t10
3
ns min
Data hold time
t11
2 × t1
ns min
Minimum CTRL pulse width
t12
0
ns min
CTRL rising edge to MCLK falling edge setup time
t13
10 × t1
ns typ
CTRL rising edge to VOUT delay (initial pulse, includes initialization)
8 × t1
ns typ
CTRL rising edge to VOUT delay (initial pulse, includes initialization)
t14
1 × t1
ns typ
Frequency change to SYNC output, each frequency increment
t15
2 × t1
ns typ
Frequency change to SYNC output, end of scan
t16
20
ns max
MCLK falling edge to MSBOUT
1
Guaranteed by design, not production tested.
MASTER CLOCK AND TIMING DIAGRAMS
MCLK
t3
t2
t1
0
54
16
-003
Figure 3. Master Clock
SCLK
FSYNC
SDATA
D15
D14
D2
D1
D0
D15
D14
t7
t9
t6
t8
t10
t5
t4
05416-
004
Figure 4. Serial Timing
相關(guān)PDF資料
PDF描述
AD5933YRSZ-REEL7 NETWORK ANALYZER 12B 1MSP 16SSOP
AD5934YRSZ IC NTWK ANALYZER 12B 1MSP 16SSOP
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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AD5933YRSZ 制造商:Analog Devices 功能描述:IC IMPEDANCE CONV 1MSPS 12BIT 16SSOP
AD5933YRSZ-REEL7 功能描述:NETWORK ANALYZER 12B 1MSP 16SSOP RoHS:是 類別:集成電路 (IC) >> 接口 - 直接數(shù)字合成 (DDS) 系列:- 產(chǎn)品變化通告:Product Discontinuance 27/Oct/2011 標(biāo)準(zhǔn)包裝:2,500 系列:- 分辨率（位）:10 b 主 fclk:25MHz 調(diào)節(jié)字寬（位）:32 b 電源電壓:2.97 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR)
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