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參數(shù)資料
| 型號： | AD5382BSTZ-5 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 39/40頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 14BIT 32CH 5V 100-LQFP |
| 產(chǎn)品培訓模塊： | Data Converter Fundamentals DAC Architectures |
| 產(chǎn)品變化通告： | Redesign Change 28/Oct/2011 |
| 設計資源： | 32 Channels of Programmable Voltage with Excellent Temperature Drift Performance Using AD5382 (CN0011) AD5382 Channel Monitor Function (CN0012) |
| 標準包裝： | 1 |
| 設置時間： | 8µs |
| 位數(shù)： | 14 |
| 數(shù)據(jù)接口： | 串行，并聯(lián) |
| 轉換器數(shù)目： | 32 |
| 電壓電源： | 單電源 |
| 功率耗散（最大）： | 65mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應商設備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
| 輸出數(shù)目和類型： | 32 電壓，單極 |
| 采樣率（每秒）： | 125k |
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AD5382
Data Sheet
Rev. C | Page 8 of 40
TIMING CHARACTERISTICS
SPI-, QSPI-, MICROWIRE-, OR DSP-COMPATIBLE SERIAL INTERFACE
DVDD = 2.7 V to 5.5 V; AVDD = 4.5 V to 5.5 V or 2.7 V to 3.6 V; AGND = DGND = 0 V; all specifications TMIN to TMAX,
unless otherwise noted.
Table 5.
Limit at TMIN, TMAX
Unit
Description
t1
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
13
ns min
SCLK low time
t4
13
ns min
SYNC falling edge to SCLK falling edge setup time
t5 4
13
ns min
24th SCLK falling edge to SYNC falling edge
t6 4
33
ns min
Minimum SYNC low time
t7
10
ns min
Minimum SYNC high time
t7A
50
ns min
Minimum SYNC high time in readback mode
t8
5
ns min
Data setup time
t9
4.5
ns min
Data hold time
t104
30
ns max
24th SCLK falling edge to BUSY falling edge
t11
670
ns max
BUSY pulse width low (single channel update)
t12 4
20
ns min
24th SCLK falling edge to LDAC falling edge
t13
20
ns min
LDAC pulse width low
t14
2
s max
BUSY rising edge to DAC output response time
t15
0
ns min
BUSY rising edge to LDAC falling edge
t16
100
ns min
LDAC falling edge to DAC output response time
t17
2
s typ
DAC output settling time
t18
20
ns min
CLR pulse width low
t19
40
s max
CLR pulse activation time
t205
20
ns max
SCLK rising edge to SDO valid
t215
5
ns min
SCLK falling edge to SYNC rising edge
t225
8
ns min
SYNC rising edge to SCLK rising edge
t23
20
ns min
SYNC rising edge to LDAC falling edge
1
Guaranteed by design and characterization, not production tested.
2
All input signals are specified with tr = tf = 5 ns (10% to 90% of VCC) and are timed from a voltage level of 1.2 V.
3
4
Standalone mode only.
5
Daisy-chain mode only.
CL
50pF
TO OUTPUT PIN
VOH (MIN) OR
VOL (MAX)
200
A
200
A
IOL
IOH
03733
-0
02
Figure 2. Load Circuit for SDO Timing Diagram
(Serial Interface, Daisy-Chain Mode)
相關PDF資料 |
PDF描述 |
|---|---|
| VE-JTF-MW-S | CONVERTER MOD DC/DC 72V 100W |
| AD7228BQ | IC DAC 8BIT OCTAL W/AMP 24-CDIP |
| AD5532ABCZ-1REEL | IC DAC 14BIT 32CH BIPO 74-CSPBGA |
| AD569KN | IC DAC 16BIT MONO NON-LIN 28-DIP |
| VI-J2Y-MZ-B1 | CONVERTER MOD DC/DC 3.3V 16.5W |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD5383BST | 制造商:Analog Devices 功能描述:- Bulk |
| AD5383BST-3 | 制造商:Rochester Electronics LLC 功能描述:32/40-CHANNEL 3V/5V SINGLE SUPPLY 12/14-BIT VOUT DAC - Bulk 制造商:Analog Devices 功能描述: |
| AD5383BST-5 | 制造商:Analog Devices 功能描述:DAC 32-CH Resistor-String 12-bit 100-Pin LQFP 制造商:Rochester Electronics LLC 功能描述:32-CHN 5V SINGLE SUPPLY 12-BIT VOUT I.C. - Bulk |
| AD5383BST-5-REEL | 制造商:Analog Devices 功能描述:DAC 32-CH Resistor-String 12-bit 100-Pin LQFP T/R |
| AD5383BSTZ-3 | 功能描述:IC DAC 12BIT 32CHAN 3V 100LQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉換器 系列:- 標準包裝:1 系列:- 設置時間:4.5µs 位數(shù):12 數(shù)據(jù)接口:串行，SPI? 轉換器數(shù)目:1 電壓電源:單電源 功率耗散（最大）:- 工作溫度:-40°C ~ 125°C 安裝類型:表面貼裝 封裝/外殼:8-SOIC（0.154"，3.90mm 寬） 供應商設備封裝:8-SOICN 包裝:剪切帶 (CT) 輸出數(shù)目和類型:1 電壓，單極；1 電壓，雙極 采樣率（每秒）:* 其它名稱:MCP4921T-E/SNCTMCP4921T-E/SNRCTMCP4921T-E/SNRCT-ND |
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