參數(shù)資料
型號： AD5379
廠商： Analog Devices, Inc.
英文描述： 40-Channel, 14-Bit, Parallel and Serial Input, Bipolar Voltage-Output DAC
中文描述： 40通道，14位，并行和串行輸入，雙極性電壓輸出DAC
文件頁數(shù)： 6/28頁
文件大小： 393K
代理商： AD5379
AD5379
TIMING CHARACTERISTICS
SERIAL INTERFACE
V
CC
= 2.7 V to 5.5 V; V
DD
= 11.4 V to 16.5 V; V
SS
= 11.4 V to 16.5 V; V
REF
(+) = 5 V; V
REF
() = 3.5 V; AGND = DGND = REFGND = 0 V;
V
BIAS
= 5 V, FIFOEN = 0 V; all specifications T
MIN
to T
MAX
, unless otherwise noted.
Table 4.
Parameter
1, 2, 3
Limit at T
MIN
, T
MAX
Unit
t
1
20
ns min
t
2
8
ns min
t
3
8
ns min
t
4
10
ns min
t
54
15
ns min
t
64
25
ns min
t
7
10
ns min
t
8
5
ns min
t
9
4.5
ns min
t
104, 5
30
ns max
t
11
330
ns max
t
124
20
ns min
t
13
20
ns min
t
14
150
ns typ
t
15
0
ns min
t
16
100
ns min
t
17
20/30
μs typ/max
t
18
10
ns min
t
19
350
ns max
t
206, 7
25
ns max
t
217
5
ns min
t
227
5
ns min
t
237
20
ns min
t
245
30
ns min
t
25
10
ns min
t
26
120
μs max
Rev. 0 | Page 6 of 28
Description
SCLK Cycle Time.
SCLK High Time.
SCLK Low Time.
SYNC Falling Edge to SCLK Falling Edge Setup Time.
24th SCLK Falling Edge to SYNC Falling Edge.
Minimum SYNC Low Time.
Minimum SYNC High Time.
Data Setup Time.
Data Hold Time.
24th SCLK Falling Edge to BUSY Falling Edge.
BUSY Pulse Width Low (Single-Channel Update.) See Table 10.
24th SCLK Falling Edge to LDAC Falling Edge.
LDAC Pulse Width Low.
BUSY Rising Edge to DAC Output Response Time.
BUSY Rising Edge to LDAC Falling Edge.
LDAC Falling Edge to DAC Output Response Time.
DAC Output Settling Time.
CLR Pulse Width Low.
CLR/RESET Pulse Activation Time.
SCLK Rising Edge to SDO Valid.
SCLK Falling Edge to SYNC Rising Edge.
SYNC Rising Edge to SCLK Rising Edge.
SYNC Rising Edge to LDAC Falling Edge.
SYNC Rising Edge to BUSY Falling Edge.
RESET Pulse Width Low.
RESET Time Indicated by BUSY
Low.
1
Guaranteed by design and characterization, not production tested.
2
All input signals are specified with t
r
= t
f
= 2 ns (10% to 90% of V
CC
) and timed from a voltage level of 1.2 V.
3
See Figure 4 and Figure 5.
4
Standalone mode only.
5
This is measured with the load circuit of Figure 2.
6
This is measured with the load circuit of Figure 3.
7
Daisy-chain mode only.
TO
OUTPUT
PIN
V
CC
V
OL
C
L
50pF
R
L
2.2k
0
Figure 2. Load Circuit for BUSY Timing Diagram
2
V
OH
(min) + V
OL
(max)
200
μ
A
200
μ
A
I
OL
I
OH
C
L
50pF
TO
OUTPUT
PIN
0
Figure 3. Load Circuit for SDO Timing Diagram
(Serial Interface, Daisy-Chain Mode)
相關(guān)PDF資料
PDF描述
AD5379ABC 40-Channel, 14-Bit, Parallel and Serial Input, Bipolar Voltage-Output DAC
AD5380 40-Channel, 3V/5V Single Supply, 14-Bit, Voltage-Output DAC
AD5380BST-3 40-Channel, 3V/5V Single Supply, 14-Bit, Voltage-Output DAC
AD5380BST-5 32-Channel, 3 V/5 V, Single-Supply, 14-Bit, Voltage Output DAC
AD5380EB 40-Channel, 3V/5V Single Supply, 14-Bit, Voltage-Output DAC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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