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參數(shù)資料
| 型號(hào)： | AD5312BRM |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 20/24頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 10BIT DUAL R-R OUT 10MSOP |
| 產(chǎn)品培訓(xùn)模塊： | Data Converter Fundamentals DAC Architectures |
| 產(chǎn)品變化通告： | Product Discontinuance 27/Oct/2011 |
| 標(biāo)準(zhǔn)包裝： | 50 |
| 設(shè)置時(shí)間： | 6µs |
| 位數(shù)： | 10 |
| 數(shù)據(jù)接口： | 串行 |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 電壓電源： | 單電源 |
| 功率耗散（最大）： | 2.5mW |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 10-TFSOP，10-MSOP（0.118"，3.00mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 10-MSOP |
| 包裝： | 管件 |
| 輸出數(shù)目和類型： | 2 電壓，單極；2 電壓，雙極 |
| 采樣率（每秒）： | 143k |
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AD5302/AD5312/AD5322
Rev. D | Page 5 of 24
TIMING CHARACTERISTICS
Table 3.
Parameter
Limit at TMIN, TMAX (A, B Version)
Unit
Conditions/Comments
t1
33
ns min
SCLK Cycle Time
t2
13
ns min
SCLK High Time
t3
13
ns min
SCLK Low Time
t4
0
ns min
SYNC to SCLK Active Edge Setup Time
t5
5
ns min
Data Setup Time
t6
4.5
ns min
Data Hold Time
t7
0
ns min
SCLK Falling Edge to SYNC Rising Edge
t8
100
ns min
Minimum SYNC High Time
t9
20
ns min
LDAC Pulse Width
t10
20
ns min
SCLK Falling Edge to LDAC Rising Edge
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.
3 See Figure 2.
SCLK
DIN1
DB15
DB0
1SEE INPUT SHIFT REGISTER SECTION.
t1
t3
t2
t7
t9
t10
t5
t4
t6
t8
LDAC
SYNC
00
92
8-
0
02
Figure 2. Serial Interface Timing Diagram
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