tINYH Pad-to-Y HIGH " />
參數(shù)資料
型號： A40MX04-3PL68
廠商： Microsemi SoC
文件頁數(shù)： 105/142頁
文件大?。?/td> 0K
描述： IC FPGA MX SGL CHIP 6K 68-PLCC
標(biāo)準(zhǔn)包裝： 19
系列： MX
輸入/輸出數(shù)： 57
門數(shù)： 6000
電源電壓： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 68-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 68-PLCC（24.23x24.23）
40MX and 42MX FPGA Families
Re vi s i on 11
1 - 61
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.1
1.2
1.3
1.6
2.2
ns
tINYL
Pad-to-Y LOW
0.8
0.9
1.0
1.2
1.7
ns
tINGH
G to Y HIGH
1.4
1.6
1.8
2.1
2.9
ns
tINGL
G to Y LOW
1.4
1.6
1.8
2.1
2.9
ns
Input Module Predicted Routing Delays2
tIRD1
FO = 1 Routing Delay
1.8
2.0
2.3
2.7
4.0
ns
tIRD2
FO = 2 Routing Delay
2.1
2.3
2.6
3.1
4.3
ns
tIRD3
FO = 3 Routing Delay
2.3
2.6
3.0
3.5
4.9
ns
tIRD4
FO = 4 Routing Delay
2.6
3.0
3.3
3.9
5.4
ns
tIRD8
FO = 8 Routing Delay
3.6
4.0
4.6
5.4
7.5
ns
Global Clock Network
tCKH
Input LOW to HIGH
FO = 32
FO = 384
2.6
2.9
3.2
3.3
3.6
3.9
4.3
5.4
6.0
ns
tCKL
Input HIGH to LOW
FO = 32
FO = 384
3.8
4.5
4.2
5.0
4.8
5.6
6.6
7.8
9.2
ns
tPWH
Minimum Pulse Width
HIGH
FO = 32
FO = 384
3.2
3.7
3.5
4.1
4.0
4.6
4.7
5.4
6.6
7.6
ns
tPWL
Minimum Pulse Width
LOW
FO = 32
FO = 384
3.2
3.7
3.5
4.1
4.0
4.6
4.7
5.4
6.6
7.6
ns
tCKSW
Maximum Skew
FO = 32
FO = 384
0.3
0.4
0.5
0.7
ns
tSUEXT
Input Latch External
Set-Up
FO = 32
FO = 384
0.0
ns
tHEXT
Input Latch External
Hold
FO = 32
FO = 384
2.8
3.2
3.1
3.5
5.5
4.0
4.1
4.7
5.7
6.6
ns
tP
Minimum Period
FO = 32
FO = 384
4.2
4.6
4.67
5.1
5.6
5.8
6.4
9.7
10.7
ns
fMAX
Maximum Frequency FO = 32
FO = 384
237
215
195
198
179
172
156
103
94
MHz
Table 1-34 A42MX16 Timing Characteristics (Nominal 5.0 V Operation) (continued)
(Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max. Min. Max.
Min. Max. Min. Max. Min. Max.
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
can be obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
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PDF描述
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A40MX04-3PL84I 功能描述:IC FPGA MX SGL CHIP 6K 84-PLCC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A40MX04-3PL84M 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA)
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