(W or s t - C as e M i l i t a r y Cond i t i o n s , V CC 
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    • <rt id="5xdsv"><delect id="5xdsv"><small id="5xdsv"></small></delect></rt>
              


      
    



      

      
  
      
    
    
    
  
      
  
  

      





 
 




 
 


      

    
      


      參數(shù)資料
      

      


      


      
型號(hào)：
A1020B-1PLG68C

      

      
廠商：
Microsemi SoC

      

      
文件頁(yè)數(shù)：
39/98頁(yè)

      

      
文件大小：
0K

      

      
描述：
IC FPGA 2K GATES 68-PLCC COM

      

      
標(biāo)準(zhǔn)包裝：
19

      

      
系列：
ACT™ 1

      

      
LAB/CLB數(shù)：
547
      		

      

      
輸入/輸出數(shù)：
57
      		

      

      
門數(shù)：
2000
      		

      

      
電源電壓：
4.5 V ~ 5.5 V
      		

      

      
安裝類型：
表面貼裝
      		

      

      
工作溫度：
0°C ~ 70°C
      		

      

      
封裝/外殼：
68-LCC（J 形引線）
      		

      

      
供應(yīng)商設(shè)備封裝：
68-PLCC（24.23x24.23）
      		

      

      

      

	
      
    
    

    
      
	
      44
      A1 41 00 A Ti m i ng Cha r act e r i s t i cs
      (W or s t - C as e M i l i t a r y Cond i t i o n s , V CC = 4.5 V, TJ = 1 25°C)
      ‘–1’ Speed
      ‘Std’ Speed
      Parameter
      Description
      Min.
      Max.
      Min.
      Max.
      Units
      Logic Module Propagation Delays1
      tPD
      Internal Array Module
      3.0
      3.5
      ns
      tCO
      Sequential Clock to Q
      3.0
      3.5
      ns
      tCLR
      Asynchronous Clear to Q
      3.0
      3.5
      ns
      Logic Module Predicted Routing Delays2
      tRD1
      FO=1 Routing Delay
      1.3
      1.5
      ns
      tRD2
      FO=2 Routing Delay
      1.9
      2.1
      ns
      tRD3
      FO=3 Routing Delay
      2.1
      2.5
      ns
      tRD4
      FO=4 Routing Delay
      2.6
      2.9
      ns
      tRD8
      FO=8 Routing Delay
      4.2
      4.9
      ns
      Logic Module Sequential Timing
      tSUD
      Flip-Flop (Latch) Data Input Setup
      1.0
      ns
      tHD
      Flip-Flop (Latch) Data Input Hold
      0.6
      ns
      tSUENA
      Flip-Flop (Latch) Enable Setup
      1.0
      ns
      tHENA
      Flip-Flop (Latch) Enable Hold
      0.6
      ns
      tWASYN
      Asynchronous Pulse Width
      4.8
      5.6
      ns
      tWCLKA
      Flip-Flop Clock Pulse Width
      4.8
      5.6
      ns
      tA
      Flip-Flop Clock Input Period
      9.9
      11.6
      ns
      fMAX
      Flip-Flop Clock Frequency
      100
      85
      MHz
      Input Module Propagation Delays
      tINY
      Input Data Pad to Y
      4.2
      4.9
      ns
      tICKY
      Input Reg IOCLK Pad to Y
      7.0
      8.2
      ns
      tOCKY
      Output Reg IOCLK Pad to Y
      7.0
      8.2
      ns
      tICLRY
      Input Asynchronous Clear to Y
      7.0
      8.2
      ns
      tOCLRY
      Output Asynchronous Clear to Y
      7.0
      8.2
      ns
      Input Module Predicted Routing Delays2, 3
      tIRD1
      FO=1 Routing Delay
      1.3
      1.5
      ns
      tIRD2
      FO=2 Routing Delay
      1.9
      2.1
      ns
      tIRD3
      FO=3 Routing Delay
      2.1
      2.5
      ns
      tIRD4
      FO=4 Routing Delay
      2.6
      2.9
      ns
      tIRD8
      FO=8 Routing Delay
      4.2
      4.9
      ns
      Notes:
      1.
      For dual-module macros, use tPD + tRD1 + tPDn , tCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
      2.
      Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
      performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is
      based on actual routing delay measurements performed on the device prior to shipment.
      3.
      Optimization techniques may further reduce delays by 0 to 4 ns.
      
    
      
    
    
      


      


      

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A42MX16-1PQG208
IC FPGA MX SGL CHIP 24K 208-PQFP

      

      
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M1AFS250-1PQG208I
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      相關(guān)代理商/技術(shù)參數(shù)
      		

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A1020B-1PLG68I
功能描述:IC FPGA 2K GATES 68-PLCC IND RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ACT™ 1 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）

      

      
A1020B-1PLG84C
功能描述:IC FPGA 2K GATES 84-PLCC COM RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ACT™ 1 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）

      

      
A1020B-1PLG84I
功能描述:IC FPGA 2K GATES 84-PLCC IND RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ACT™ 1 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）

      

      
A1020B-1PLG84M
 制造商:Microsemi Corporation 功能描述:FPGA ACT 1 Family 2K Gates 547 Cells 57MHz 1.0um Technology 5V 84-Pin PLCC 制造商:Microsemi Corporation 功能描述:IC FPGA 2K GATES 84-PLCC MIL

      

      
A1020B-1PQ100C
功能描述:IC FPGA 2K GATES 100-PQFP COM RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ACT™ 1 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）

      

      
    
    
    
	
      	
    
    
     
     
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                                    *型號(hào)
                                    *數(shù)量
                                    廠商
                                    批號(hào)
                                    封裝
                                  
      
                                      
                                
                                
      
                                    
                                        
      
                                            
                                            
                                        
      
                                          		
                                     
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                    
                                        
      
                                          		
                                  
      
                                  
                                   
                                      
                            
      
                             
                             
							                            
      
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      我的聯(lián)系方式
      
                     
                     
                       
      
                                
                                
                                
      
                                    
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