參數(shù)資料
型號(hào)： 95V857CGLF8
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時(shí)鐘及定時(shí)
英文描述： 95V SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
封裝： 0.240 INCH, TSSOP-48
文件頁數(shù)： 12/15頁
文件大?。?/td> 215K
代理商： 95V857CGLF8
6
ICS95V857-XXX
Preliminary Product Preview
0674I—03/28/03
Notes:
1.
Refers to transition on noninverting output in PLL bypass mode.
2.
While the pulse skew is almost constant over frequency, the duty cycle error
increases at higher frequencies.This is due to the formula: duty cycle=twH/tc, where
the cycle (tc) decreases as the frequency goes up.
3.
Switching characteristics guaranteed for application frequency range.
4.
Static phase offset shifted by design.
Timing Requirements
TA = 0 - 85°C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
MAX
UNITS
Max clock frequency
freqop
2.5V+0.2V @ 25
oC
33
233
MHz
Application Frequency
Range
freqApp
2.5V+0.2V @ 25
oC
95
170
MHz
Input clock duty cycle
dtin
40
60
%
CLK stabilization
TSTAB
100
s
Switching Characteristics
PARAMETER
SYMBOL
CONDITION
MIN
TYP
MAX
UNITS
Low-to high level
propagation delay time
tPLH
1
CLK_IN to any output
5.5
ns
High-to low level propagation
delay time
tPLL
1
CLK_IN to any output
5.5
ns
Output enable time
tEN
PD# to any output
5
ns
Output disable time
tdis
PD# to any output
5
ns
Period jitter
Tjit (per)
100/125/133/167/200MHz
-40
40
ps
Half-period jitter
t(jit_hper)
100/133/167/200MHz
-50
50
ps
Input clock slew rate
tsl(i)
14
V/ns
Output clock slew rate
tsl(o)
12.5
V/ns
Cycle to Cycle Jitter
1
Tcyc-Tcyc
100/125/133/167/200MHz
50
ps
Phase error
t(phase error)
4
-50
0
50
ps
Output to Output Skew
Tskew
30
ps
Duty cycle
DC
2
100MHz to 200MHz
49.5
50.5
%
Rise Time, Fall Time
tr, tf
Load = 120
/16pF
650
800
950
ps
相關(guān)PDF資料
PDF描述
95V857CGLF 95V SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
95VLP857AHLF-T PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA56
95VLP857AKLF-T PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC40
95VLP857AGLF-T PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
9601DM 96 SERIES, MONOSTABLE MULTIVIBRATOR, CDIP14
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
95VLP857AGLF 功能描述:IC CLK BUF DDR 233MHZ 1CIRC 制造商:idt, integrated device technology inc 系列:- 包裝:管件 零件狀態(tài):過期 PLL:是 主要用途:存儲(chǔ)器，DDR 輸入:LVCMOS 輸出:SSTL-2 電路數(shù):1 比率 - 輸入:輸出:1：10 差分 - 輸入:輸出:是/是 頻率 - 最大值:233MHz 電壓 - 電源:2.3 V ~ 2.7 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應(yīng)商器件封裝:48-TSSOP 標(biāo)準(zhǔn)包裝:39
95VLP857AGLFT 功能描述:IC CLK BUF DDR 233MHZ 1CIRC 制造商:idt, integrated device technology inc 系列:- 包裝:帶卷（TR） 零件狀態(tài):過期 PLL:是 主要用途:存儲(chǔ)器，DDR 輸入:LVCMOS 輸出:SSTL-2 電路數(shù):1 比率 - 輸入:輸出:1：10 差分 - 輸入:輸出:是/是 頻率 - 最大值:233MHz 電壓 - 電源:2.3 V ~ 2.7 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應(yīng)商器件封裝:48-TSSOP 標(biāo)準(zhǔn)包裝:1,000
95VLP857AHLF 制造商:Integrated Device Technology Inc 功能描述:IDT 95VLP857AHLF, Zero Delay PLL Clock Driver Single 45MHz to 233MHz 56-Pin CABGA Tray
95VLP857AHLFT 功能描述:IC CLK BUF DDR 233MHZ 1CIRC 制造商:idt, integrated device technology inc 系列:- 包裝:帶卷（TR） 零件狀態(tài):過期 PLL:是 主要用途:存儲(chǔ)器，DDR 輸入:LVCMOS 輸出:SSTL-2 電路數(shù):1 比率 - 輸入:輸出:1：10 差分 - 輸入:輸出:是/是 頻率 - 最大值:233MHz 電壓 - 電源:2.3 V ~ 2.7 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:56-VFBGA 供應(yīng)商器件封裝:56-CABGA（4.5x7.0） 標(biāo)準(zhǔn)包裝:2,500
95VLP857AKLF 制造商:Integrated Device Technology Inc 功能描述:
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