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參數(shù)資料
| 型號(hào)： | 92HD83C1C5NLGXYYX |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, QCC48 |
| 封裝： | ROHS COMPLIANT, QFN-48 |
| 文件頁(yè)數(shù)： | 57/299頁(yè) |
| 文件大小： | 3779K |
| 代理商： | 92HD83C1C5NLGXYYX |
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15
92HD83
V 0.98 04/09
SINGLE CHIP PC AUDIO SYSTEM, CODEC+SPEAKER AMPLIFIER+CAPLESS HP+LDO
92HD83
SINGLE CHIP PC AUDIO SYSTEM, CODEC+SPEAKER AMPLIFIER+CAPLESS HP+LDO
PC AUDIO
2.1.2.
Vref_Out
Ports C, & F support Vref_Out pins for biasing electret cartridge microphones. Settings of 80%
AVDD, 50% AVDD, GND, and Hi-Z are supported. Attempting to program a pin widget control with a
reserved or unsupported value will cause the associated Vref_Out pin to assume a Hi-Z state and
the pin widget control Vref_En field will return a value of ‘000’ (Hi-Z) when read.
Jack Detect
Plugs inserted to a jack on Ports A, B, C & SPDIFOUT0 are detected using SENSE_A. Plugs
inserted to a jack on Ports E,F, DMIC0, & SPDIFOUT1 are detected using SENSE_B. Per ECR15-B,
the detection circuit operates when the CODEC is in D0 - D3 and can also operate if both the
CODEC and Controller are in D3 (no bus clock.) Jack detection requires that all supplies (analog
and digital) are active and stable. When AVDD is not present, the value reported in the pin widget is
invalid.
When the HD Audio bus is in a low power state (reset asserted and clock stopped) the CODEC will
generate a Power State Change Request when a change in port connectivity is sensed and then
generate an unsolicited response after the HD Audio link has been brought out of a low per state and
the device has been enumerated. Per ECR015-B, this will take less than 10mS.
The following table summarizes the proper resistor tolerances for different analog supply voltages.
See reference design for more information on Jack Detect implementation.
2.1.3.
SPDIF Output
Both SPDIF Outputs can operate at 44.1kHz, 48kHz, 88.2kHz, 96kHz and 192KHz as defined in the
Intel High Definition Audio Specification with resolutions up to 24 bits. This insures compatibility with
all consumer audio gear and allows for convenient integration into home theater systems and media
center PCs.
Note: Peak to peak jitter is currently limited to less than 4.5nS (half of the internal master clock cycle)
which does not meet the IEC-60958-3 0.05UI requirement at 192KHz.
AVdd Nominal
Voltage (+/- 5%)
Resistor Tolerance
Pull-Up
Resistor Tolerance
SENSE_A/B
4.75V
1%
Resistor
SENSE_A
SENSE_B
39.2K
PORT A (HP0)
PORT E
20.0K
PORT B (HP1)
PORT F
10.0K
PORT C
DMIC0
5.11K
SPDIFOUT0
SPDIFOUT1
(DMIC1)
2.49K
Pull-up to AVDD
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PDF描述 |
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