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參數(shù)資料
| 型號(hào)： | 82860 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 47/211頁 |
| 文件大小： | 1099K |
| 代理商： | 82860 |
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Register Description
R
Intel
82860 MCH Datasheet
47
The following table shows the Device # assignment for the various internal MCH devices:
MCH Function
Bus #0, Device #
Function #
DRAM Controller/8-bit Hub Interface_A Controller
Device 0
Function #0
Host-to-AGP Bridge (virtual P2P)
Device 1
Function #0
Host-to-16-bit Hub Interface_B Bridge (P2P)
Device 2
Function #0
Host-to-16-bit Hub Interface_C Bridge (P2P)
Device 3
Function #0
The MCH automatically detects if devices are connected to Hub Interface_B or Hub Interface_C
by sampling the HL[11] signal on the rising edge of RSTIN#. When a hub interface is
unpopulated, the associated configuration register space is hidden, returning all 1s for all registers
just as if the cycle terminated with a Master Abort on PCI. If Hub Interface_C is used, then Hub
Interface_B
must
be populated with an Intel P64H.
Note:
Physical PCI bus #0 does not exist. The Hub Interface_A and the internal devices in the MCH and
ICH2 logically constitute PCI Bus #0 to configuration software.
Standard PCI Bus Configuration Mechanism
The PCI Bus defines a slot based “configuration space” that allows each device to contain up to
eight functions with each function containing up to 256, 8-bit configuration registers. The PCI
specification defines two bus cycles to access the PCI configuration space: Configuration Read
and Configuration Write. Memory and I/O spaces are supported directly by the processor.
Configuration space is supported by a mapping mechanism implemented within the MCH. The
PCI specification defines two mechanisms to access configuration space, Mechanism #1 and
Mechanism #2.
The MCH supports only Mechanism #1.
The configuration access mechanism makes use of the CONF_ADDR register and CONF_DATA
register. To reference a configuration register a DWord I/O write cycle is used to place a value
into CONF_ADDR that specifies the PCI bus, the device on that bus, the function within the
device, and a specific configuration register of the device function being accessed.
CONF_ADDR[31] must be 1 to enable a configuration cycle. CONF_DATA then becomes a
window into the four bytes of configuration space specified by the contents of CONF_ADDR. Any
read or write to CONF_DATA will result in the MCH translating the CONF_ADDR into the
appropriate configuration cycle.
The MCH is responsible for translating and routing the processor’s I/O accesses to the
CONF_ADDR and CONF_DATA registers to internal MCH configuration registers, Hub
Interface_A–C or AGP.
Routing Configuration Accesses
The MCH supports up to four bus interfaces: Hub Interface_A–C, and AGP. PCI configuration
cycles are selectively routed to one of these interfaces. The MCH is responsible for routing PCI
configuration cycles to the proper interface. PCI configuration cycles to ICH2 internal devices and
Primary PCI (including downstream devices) are routed to the ICH2 via Hub Interface_A. PCI
configuration cycles to one of the 16-bit hub interfaces are routed to Hub Interface_B–C. AGP
configuration cycles are routed to AGP. The AGP interface is treated as a separate PCI bus from
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