I
參數(shù)資料
型號： 5AGXMB3G6F31C6NES
廠商： Altera
文件頁數(shù)： 69/124頁
文件大?。?/td> 0K
描述： IC ARRIA V FPGA 362K 896FBGA
標(biāo)準(zhǔn)包裝： 3
系列： Arria V GX
LAB/CLB數(shù)： 17110
邏輯元件/單元數(shù)： 362730
RAM 位總計： 2148352
輸入/輸出數(shù)： 384
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 896-BGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
其它名稱： 544-2735
Switching Characteristics
Page 47
February 2014
Altera Corporation
Arria V GX, GT, SX, and ST Device Datasheet
I2C Timing Characteristics
Table 49 lists the I2C timing characteristics for Arria V devices.
Figure 15 shows the timing diagram for I2C timing characteristics.
NAND Timing Characteristics
Table 50 lists the NAND timing characteristics for Arria V devices.
The NAND controller supports Open NAND FLASH Interface (ONFI) 1.0 Mode 5
timing as well as legacy NAND devices. The following table lists the requirements for
ONFI 1.0 mode 5 timing. The HPS NAND controller can meet this timing by
programming the C4 output of the main HPS PLL and timing registers provided in the
NAND controller.
Table 49. I2C Timing Requirements for Arria V Devices
Symbol
Description
Standard Mode
Fast Mode
Unit
Min
Max
Min
Max
Tclk
Serial clock (SCL) clock period
—
10
—
2.5
s
Tclkhigh
SCL high time
4.7
—
0.6
—
s
Tclklow
SCL low time
4
—
1.3
—
s
Ts
Setup time for serial data line (SDA) data to
SCL
0.25
—
0.1
—
s
Th
Hold time for SCL to SDA data
0
3.45
0
0.9
s
Td
SCL to SDA output data delay
—
0.2
—
0.2
s
Tsu_start
Setup time for a repeated start condition
4.7
—
0.6
—
s
Thd_start
Hold time for a repeated start condition
4
—
0.6
—
s
Tsu_stop
Setup time for a stop condition
4
—
0.6
—
s
Figure 15. I2C Timing Diagram
Data In
T
d
Data Out
I2C_SCL
I2C_SDA
T
s
T
h
T
su_start Thd_start
T
su_stop
Table 50. NAND ONFI 1.0 Timing Requirements for Arria V Devices (Part 1 of 2)
Symbol
Description
Min
Max
Unit
Twp (1)
Write enable pulse width
10
—
ns
Twh (1)
Write enable hold time
7
—
ns
Trp (1)
Read Enable pulse width
10
—
ns
Read enable hold time
7
—
ns
Tclesu (1)
Command latch enable to write enable setup time
10
—
ns
Command latch enable to write enable hold time
5
—
ns
Tcesu (1)
Chip enable to write enable setup time
15
—
ns
相關(guān)PDF資料
PDF描述
5CGXFC7D7F31C8NES IC CYCLONE V FPGA 150K 896-FBGA
668-0003-C IC CPU RABBIT2000 30MHZ 100PQFP
668-0011 IC MPU RABIT3000A 55.5MHZ128LQFP
6PAIC3106IRGZRQ1 IC AUDIO CODEC STEREO 48-QFN
70001851 DEVICE SERVER 1PORT SRL-ETHERNET
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
5AGXMB3G6F35C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB3G6F40C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 13688 LABs 704 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5AGXMB5G4F35C5G 功能描述:1152-PIN FBGA 制造商:altera 系列:Arria V GX 零件狀態(tài):在售 LAB/CLB 數(shù):19811 邏輯元件/單元數(shù):420000 總 RAM 位數(shù):23625728 I/O 數(shù):544 電壓 - 電源:1.07 V ~ 1.13 V 工作溫度:0°C ~ 85°C（TJ） 標(biāo)準(zhǔn)包裝:24
5AGXMB5G4F35C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria V GX 15849 LABs 544 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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