參數(shù)資料
型號: 3256A
廠商: Lattice Semiconductor Corporation
英文描述: In-System Programmable High Density PLD
中文描述: 在系統(tǒng)可編程高密度可編程邏輯器件
文件頁數(shù): 8/13頁
文件大?。?/td> 163K
代理商: 3256A
Specifications
ispLSI 3256A
8
UA
NI
3.7
13.2
Internal Timing Parameters
1
Over Recommended Operating Conditions
t
ob
t
obs
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037C/3256A
Outputs
UNITS
-70
MIN.
-50
MIN.
MAX.
MAX.
DESCRIPTION
#
2
PARAMETER
46 Output Buffer Delay
47 Output Buffer Delay, Slew Limited Adder
3.3
13.3
ns
ns
t
oen
t
odis
Clocks
48 I/O Cell OE to Output Enabled
49 I/O Cell OE to Output Disabled
9.8
9.8
ns
ns
t
gy0/1/2
t
ioy3/4
Global Reset
t
gr
t
goe
t
toe
50 Clock Delay, Y0 or Y1 or Y2 to Global GLB Clock Line
51 Clock Delay, Y3 or Y4 to I/O Cell Global Clock Line
4.9
1.6
4.9
7.0
ns
ns
52 Global Reset to GLB and I/O Registers
9.6
ns
2.4
12.4
7.2
7.2
3.6
1.2
3.6
5.2
7.1
-90
MIN. MAX.
1.9
11.9
6.8
6.8
53 Global OE Pad Buffer
54 Test OE Pad Buffer
ns
ns
2.8
9.8
2.3
3.2
2.7
0.7
2.7
3.7
6.7
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