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參數(shù)資料
| 型號： | μPD78F0023Y(A) |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機微控制器 |
| 文件頁數(shù)： | 332/443頁 |
| 文件大小： | 2347K |
| 代理商： | ΜPD78F0023Y(A) |
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332
CHAPTER 18 SERIAL INTERFACE (IIC0) (
μ
PD780024Y, 780034Y SUBSERIES ONLY)
18.5.8 Interrupt request (INTIIC0) generation timing and wait control
The setting of bit 3 (WTIM0) in the IIC control register (IICC0) determines the timing by which INTIIC0 is generated
and the corresponding wait control, as shown in Table 18-2.
Table 18-2. INTIIC0 Timing and Wait Control
WTIM
During slave device operation
During master device operation
Address
Data reception
Data transmission
Address
Data reception
Data transmission
0
9
Notes 1, 2
8
Note 2
8
Note 2
9
8
8
1
9
Notes 1, 2
9
Note 2
9
Note 2
9
9
9
Notes 1.
The slave device’s INTIIC0 signal and wait period occurs at the falling edge of the ninth clock only when
there is a match with the address set to the slave address register (SVA0).
At this point, ACK is output regardless of the value set to IICC0’s bit 2 (ACKE0). For a slave device
that has received an extension code, INTIIC0 occurs at the falling edge of the eighth clock.
2.
If the received address does not match the contents of the slave address register (SVA0), neither
INTIIC0 nor a wait occurs.
Remark
The numbers in the table indicate the number of the serial clock’s clock signals. Interrupt requests and
wait control are both synchronized with the falling edge of these clock signals.
(1) During address transmission/reception
Slave device operation : Interrupt and wait timing are determined regardless of the WTIM0 bit.
Master device operation: Interrupt and wait timing occur at the falling edge of the ninth clock regardless of
the WTIM0 bit.
(2) During data reception
Master/slave device operation: Interrupt and wait timing are determined according to the WTIM0 bit.
(3) During data transmission
Master/slave device operation: Interrupt and wait timing are determined according to the WTIM0 bit.
(4) Wait cancellation method
The four wait cancellation methods are as follows.
By setting bit 5 (WREL0) of IIC control register (IICC0) to “1”
By writing to the IIC shift register (IIC0)
By setting a start condition (setting bit 1 (STT0) of IIC control register (IICC0) to “1”)
By setting a stop condition (setting IIC0’s bit 0 (SPT0) to “1”)
When 8-clock wait has been selected (WTIM0 = 0), the output level of ACK must be determined prior to wait
cancellation.
(5) Stop condition detection
INTIIC0 is generated when a stop condition is detected.
相關PDF資料 |
PDF描述 |
|---|---|
| μPD78F0024Y | 8 Bit Single Chip Microcontrollers |
| μPD78F0024Y(A) | 8 Bit Single Chip Microcontrollers |
| μPD780023Y | 8 Bit Single Chip Microcontrollers(8位單片微控制器) |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PD78F0134 | 制造商:NEC 制造商全稱:NEC 功能描述:8-Bit Single-Chip Microcontrollers |
| PD78F0134(A) | 制造商:NEC 制造商全稱:NEC 功能描述:8-Bit Single-Chip Microcontrollers |
| PD78F0134(A1) | 制造商:NEC 制造商全稱:NEC 功能描述:8-Bit Single-Chip Microcontrollers |
| PD78F0134A | 制造商:NEC 制造商全稱:NEC 功能描述:8-Bit Single-Chip Microcontrollers |
| PD78F0134A1 | 制造商:NEC 制造商全稱:NEC 功能描述:8-Bit Single-Chip Microcontrollers |
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