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參數(shù)資料
| 型號： | ZSP |
| 英文描述： | ZSP SDK Software Development Kit user＇s guide rev4.0 5/02 |
| 中文描述： | ZSP的SDK軟件開發(fā)工具包用戶指南rev4.0 5 / 02 |
| 文件頁數(shù)： | 161/296頁 |
| 文件大?。?/td> | 1975K |
| 代理商： | ZSP |
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Example Session Using ZSIM
8-35
and W (Write Back) – followed by two integers representing the number
of instructions currently in that stage and the number of instructions that
will advance to the next stage in the following cycle.
zsim{4}>
show icache
I$[0]: ------ I ------ I ------ I ------ I ------
I$[1]: ------ I ------ I ------ I ------ I ------
I$[2]: ------ I ------ I ------ I ------ I ------
I$[3]: ------ I ------ I ------ I ------ I ------
I$[4]: ------ I ------ I ------ I ------ I ------
I$[5]: ------ I ------ I ------ I ------ I ------
I$[6]: ------ I ------ I ------ I ------ I ------
I$[7]: ------ I ------ I ------ I ------ I ------
In the above example, the 8 lines of the instruction cache are shown to
be empty . The first column contains the address (4 word boundary) and
the remaining 4 columns contain the corresponding instruction opcodes.
An ‘
I
’ to the left of a cell indicates an invalid instruction.
zsim{5}>
show dcache
R13 - D$[ 0]: ------ I ------ ------ ------ ------
R13 - D$[ 1]: ------ I ------ ------ ------ ------
R13 - D$[ 2]: ------ I ------ ------ ------ ------
R14 - D$[ 3]: ------ I ------ ------ ------ ------
R14 - D$[ 4]: ------ I ------ ------ ------ ------
R14 - D$[ 5]: ------ I ------ ------ ------ ------
R15 - D$[ 6]: ------ I ------ ------ ------ ------
R15 - D$[ 7]: ------ I ------ ------ ------ ------
R15 - D$[ 8]: ------ I ------ ------ ------ ------
UL - D$[ 9]: ------ I ------ ------ ------ ------
UL - D$[10]: ------ I ------ ------ ------ ------
UL - D$[11]: ------ I ------ ------ ------ ------
UL - D$[12]: ------ I ------ ------ ------ ------
UL - D$[13]: ------ I ------ ------ ------ ------
UL - D$[14]: ------ I ------ ------ ------ ------
UL - D$[15]: ------ I ------ ------ ------ ------
UL - D$[16]: ------ I ------ ------ ------ ------
The 17 lines of the data cache are shown to be empty in the above
example. The first column contains the address (4-word boundary) and
the remaining 4 columns contain data values. An ‘
I
’ to the left of a data
line indicates that the corresponding data line is invalid.
Continuing with the example, as execution proceeds, the pipeline and
instruction cache reflect changes expected by instruction flow:
zsim{6}>
run 4 ; show pipe
CYCLE=000004 PC=0x2000
CYCLE: 4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| ZT176-5 | Peripheral IC |
| ZT176-5C | Peripheral IC |
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參數(shù)描述 |
|---|---|
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| ZSP400 | 制造商:LSI 制造商全稱:LSI 功能描述:Highly Efficient Quad-MAC DSP Core |
| ZSP4403LEU/TR | 制造商:ZYWYN 功能描述:2.2V to 5.0V EL Driver with 220Vpp output |
| ZSP4422A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electroluminescent Lamp Driver |
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