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參數(shù)資料
| 型號(hào)： | XRT83VSH28IB |
| 廠商： | Exar Corporation |
| 文件頁(yè)數(shù)： | 24/75頁(yè) |
| 文件大小： | 0K |
| 描述： | IC LIU SH E1 OCTAL 225BGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 類型： | 線路接口裝置（LIU） |
| 驅(qū)動(dòng)器/接收器數(shù)： | 8/8 |
| 規(guī)程： | T1，E1，J1 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BGA |
| 供應(yīng)商設(shè)備封裝： | 225-BGA（19x19） |
| 包裝： | 托盤 |
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XRT83VSH28
27
8-CHANNEL E1 SHORT-HAUL LINE INTERFACE UNIT
REV. 2.0.0
3.0
TRANSMIT PATH LINE INTERFACE
The transmit path of the XRT83VSH28 LIU consists of 8 independent E1 transmitters. The following section
describes the complete transmit path from TCLK/TPOS/TNEG inputs to TTIP/TRING outputs. A simplified
block diagram of the transmit path is shown in Figure 13.
FIGURE 13. SIMPLIFIED BLOCK DIAGRAM OF THE TRANSMIT PATH
3.1
TCLK/TPOS/TNEG Digital Inputs
In dual rail mode, TPOS and TNEG are the digital inputs for the transmit path. In single rail mode, TNEG has
no function and can be left unconnected. The XRT83VSH28 can be programmed to sample the inputs on
either edge of TCLK. By default, data is sampled on the falling edge of TCLK. To sample data on the rising
edge of TCLK, set TCLKE to "1" in the appropriate global register. Figure 14 is a timing diagram of the
transmit input data sampled on the falling edge of TCLK. Figure 15 is a timing diagram of the transmit input
data sampled on the rising edge of TCLK. The timing specifications are shown in Table 5.
FIGURE 14. TRANSMIT DATA SAMPLED ON FALLING EDGE OF TCLK
FIGURE 15. TRANSMIT DATA SAMPLED ON RISING EDGE OF TCLK
HDB3 Encoder
Tx Jitter
Attenuator
Timing
Control
Tx Pulse Shaper
& Pattern Gen
Line Driver
TTIP
TRING
TCLK
TNEG
TPOS
TCLK
TPOS
or
TNEG
TCLKR
TCLKF
THO
TSU
TCLK
TPOS
or
TNEG
TCLKF
TCLKR
THO
TSU
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PDF描述 |
|---|---|
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