參數(shù)資料
型號(hào)： XRT72L54
廠商： EXAR CORP
元件分類(lèi)： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA272
封裝： 27 X 27 MM, PLASTIC, BGA-272
文件頁(yè)數(shù)： 3/484頁(yè)
文件大?。?/td> 5949K
代理商： XRT72L54
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á
XRT72L54
FOUR CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
ADVANCED CONFIDENTIAL
REV. P1.1.2
I
TABLE OF CONTENTS
GENERAL DESCRIPTION ............................................................................................... 1
FEATURES
................................................................................................................................................. 1
APPLICATIONS
........................................................................................................................................... 1
Figure 1. Block Diagram of the XRT72L54 ............................................................................................ 1
Figure 2. Pin Out ofthe XRT72L54 ......................................................................................................... 2
ORDERING INFORMATION ............................................................................................ 2
ELECTRICAL CHARACTERISTICS .............................................................................. 28
A
BSOLUTE
M
AXIMUMS
............................................................................................................................. 28
DC E
LECTRICAL
C
HARACTERISTICS
......................................................................................................... 28
AC E
LECTRICAL
C
HARACTERISTICS
......................................................................................................... 28
AC E
LECTRICAL
C
HARACTERISTICS
(C
ONT
.) ............................................................................................ 30
1.0 Timing Diagrams ................................................................................................................................. 34
Figure 3. Timing Diagram for Transmit Payload Input Interface, when the XRT72L54 Device is operating in
both the DS3 and Loop-Timing Modes ................................................................................................. 34
Figure 4. Timing Diagram for the Transmit Payload Input Interface, when the XRT72L54 Device is operating
in both the DS3 and Local-Timing Modes ............................................................................................. 34
Figure 5. Timing Diagram for the Transmit Payload Data Input Interface, when the XRT72L54 Device is
operating in both the DS3/Nibble and Looped-Timing Modes .............................................................. 35
Figure 6. Timing Diagram for the Transmit Payload Data Input Interface, when the XRT72L54 Device is
operating in the DS3/Nibble and Local-Timing Modes .......................................................................... 35
Figure 7. Timing Diagram for the Transmit Overhead Data Input Interface (Method 1 Access) .......... 36
Figure 8. Timing Diagram for the Transmit Overhead Data Input Interface (Method 2 Access) .......... 36
Figure 9. Transmit LIU Interface Timing - Framer is configured to update "TxPOS" and "TxNEG" on the
rising edge of "TxLineClk" ..................................................................................................................... 37
Figure 10. Transmit LIU Interface Timing - Framer is configured to update "TxPOS" and "TxNEG" on the
falling edge of "TxLineClk" .................................................................................................................... 37
Figure 11. Receive LIU Interface Timing - Framer is configured to sample "RxPOS" and "RxNEG" on the
rising edge of "RxLineClk" ..................................................................................................................... 38
Figure 12. Receiver LIU Interface Timing - Framer is configured to sample "RxPOS" and "RxNEG" on the
falling edge of "RxLineClk" .................................................................................................................... 38
Figure 13. Receive Payload Data Output Interface Timing .................................................................. 39
Figure 14. Receive Payload Data Output Interface Timing (Nibble Mode Operation) ......................... 39
Figure 15. Receive Overhead Data Output Interface Timing (Method 1 - Using RxOHClk) ................ 40
Figure 16. Receive Overhead Data Output Interface Timing (Method 2 - Using RxOHEnable) .......... 40
Figure 17. Microprocessor Interface Timing - Intel Type Programmed I/O Read Operations .............. 41
Figure 18. Microprocessor Interface Timing - Intel Type Programmed I/O Write Operations .............. 41
Figure 19. Microprocessor Interface Timing - Intel Type Read Burst Access Operation ..................... 42
Figure 20. Microprocessor Interface Timing - Intel type Write Burst Access Operation ....................... 42
Figure 21. Microprocessor Interface Timing - Motorola Type Programmed I/O Read Operation ........ 43
Figure 22. Microprocessor Interface Timing - Motorola Type Programmed I/O Write Operation ......... 43
Figure 23. Microprocessor Interface Timing - Reset Pulse Width ........................................................ 44
2.0 The Microprocessor Interface Block ................................................................................................. 45
2.1 C
HANNEL
S
ELECTION
WITHIN
THE
XRT72L54 D
EVICE
.......................................................................................... 45
T
ABLE
1: T
HE
R
ELATIONSHIP
BETWEEN
A
DDRESS
B
ITS
A9, A10
AND
THE
S
ELECTED
C
ONFIGURATION
R
EGISTER
B
ANK
...................................................................................................................................................... 45
Figure 24. Simple Block Diagram of the Microprocessor Interface Block, within the Framer IC .......... 46
2.2 T
HE
M
ICROPROCESSOR
I
NTERFACE
B
LOCK
S
IGNAL
.............................................................................................. 46
T
ABLE
2: D
ESCRIPTION
OF
THE
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
THAT
EXHIBIT
CONSTANT
ROLES
IN
BOTH
THE
I
NTEL
AND
M
OTOROLA
M
ODES
.......................................................................................................... 47
T
ABLE
3: P
IN
D
ESCRIPTION
OF
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
- W
HILE
THE
M
ICROPROCESSOR
I
NTER
-
FACE
IS
O
PERATING
IN
THE
I
NTEL
M
ODE
.................................................................................................. 47
T
ABLE
4: P
IN
D
ESCRIPTION
OF
THE
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
WHILE
THE
M
ICROPROCESSOR
I
N
-
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