參數(shù)資料
型號： XRT72L52IQ-F
廠商： Exar Corporation
文件頁數(shù)： 43/488頁
文件大?。?/td> 0K
描述： IC FRAMER DS3/E3 2CH 160QFP
產(chǎn)品變化通告： XRT72Lx Series Obsolescence 02/May/2012
標(biāo)準(zhǔn)包裝： 24
控制器類型： DS3/E3 調(diào)幀器
電源電壓： 3.3V
電流 - 電源： 100mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 160-BQFP
供應(yīng)商設(shè)備封裝： 160-PQFP（28x28）
包裝： 托盤
其它名稱： 1016-1636
XRT72L52IQ-F-ND
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XRT72L52
121
REV. 1.0.3
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
The Microprocessor Interface section consists of an 8-bit bi-directional data bus. As a consequence, the local
P will be able to read from and write to the Framer on-chip registers, 8 bit per (read or write) cycle. Since
most of the Framer on-chip registers contain 8-bits, communicating with the local P over an 8-bit data bus is
not much of an inconvenience. However, all of the PMON registers contain 16 bits. Consequently, any reads
of the PMON registers, will require two read cycles. To make matters potentially more complicated, these
PMON registers are Reset-upon-Read registers. Therefore, the contents of both the MSB and LSB registers
(of the READ PMON register) are reset to zero upon the first of these two read cycles.
Fortunately, the XRT72L52 Framer IC includes a feature that will make reading a PMON register a slightly less
complicated task. The Framer chip address space contains a Read-Only register known as the PMON Holding
register, which is located at 0x6C. Whenever the local P reads in an 8-bit value of a given PMON registers
(e.g., either the upper-byte or the lower byte value of the PMON register), the other 8-bit value of that PMON
register will automatically be loaded into the PMON Holding register. As a consequence, the other 8-bit value
of the PMON register is accessible by reading the PMON Holding register.
Hence, anytime the local P is trying to read in the contents of a PMON register, the first read access must be
made directly to one of the 8-bit values of the PMON registers (e.g., for example: the PMON LCV Event Count
Register - MSB, Address = 0x50). However, the second read must always be made to a constant location in
system memory, the PMON Holding Register.
2.6
The Interrupt Structure within the Framer Microprocessor Interface Section
The XRT72L52 Framer device is equipped with a sophisticated Interrupt Servicing Structure. This Interrupt
Structure includes an Interrupt Request output, Int, numerous Interrupt Enable Registers and numerous
Interrupt Status Registers.
The Interrupt Servicing Structure, within each of the three channels contains two
levels of hierarchy. The top level is at the functional block level (e.g., the Receive Section, the Transmit
Section, etc.). The lower hierarchical level is at the individual interrupt or source level. Each hierarchical level
consists of a complete set of Interrupt Status Registers/bits and Interrupt Enable Registers/bits, as will be
discussed below.
Both of the functional sections, within each channel, are capable of generating Interrupt Requests to the local
P/C.
The Framer device Interrupt Structure has been carefully designed to allow the user to quickly
determine the exact source of the interrupt (with minimal latency) which will aid the local P/C in determining
which interrupt service routine to call up in order to respond to or eliminate the condition(s) causing the
interrupt.
Table 11 lists all of the possible conditions that can generate interrupts, with each functional section of a given
channel.
Each of the three channels, within the XRT72L52 Framer device contains an Interrupt Block that comes
equipped with the following registers to support the servicing of these potential interrupt request sources.
TABLE 11: LIST OF ALL OF THE POSSIBLE CONDITIONS THAT CAN GENERATE INTERRUPTS WITHIN EACH CHANNEL OF
THE
XRT72L52 FRAMER DEVICE
FUNCTION SECTION
INTERRUPTING CONDITION
Transmit Section
FEAC Message Transfer Complete (DS3, C-Bit Parity Only)
LAPD Message frame Transfer Complete (DS3, C-Bit Parity, All E3)
Receive Section
Change of Status on Receive LOS, OOF, AIS Idle Detection
Validation and removal of received FEAC Code (DS3, C-Bit Parity Only)
New PMDL Message in Receive LAPD Message Buffer.
Detection of Parity Errors (e.g., P-Bit, CP-Bit, BIP-4 and BIP-8 Errors)
Detection of Framing Bit/Byte Errors.
Framer Chip Level
One-Second Interrupt
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XRT72L53 制造商:EXAR 制造商全稱:EXAR 功能描述:THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L53-75L03DPC 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03D. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53-75L03PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53ES-75L03D-PCI 功能描述:界面開發(fā)工具 Evaluation Board for XRT72L53 Series RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V
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