參數(shù)資料
型號(hào)： XRT71D04IVTR
廠(chǎng)商： Exar Corporation
文件頁(yè)數(shù)： 5/22頁(yè)
文件大?。?/td> 0K
描述： IC JITTER ATTENUATOR 4CH 80TQFP
標(biāo)準(zhǔn)包裝： 1,000
類(lèi)型： *
PLL： 是
輸入： 時(shí)鐘
輸出： 時(shí)鐘
電路數(shù)： 1
比率 - 輸入:輸出： 4:3
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 44.736MHz
除法器/乘法器： 無(wú)/無(wú)
電源電壓： 3.135 V ~ 5.25 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 80-LQFP
供應(yīng)商設(shè)備封裝： 80-TQFP（14x14）
包裝： 帶卷 (TR)
á
XRT71D04
4 CHANNEL E3/DS3/STS-1 JITTER ATTENUATOR, STS-1 TO DS3 DESYNCHRONIZER
REV. 1.1.1
12
SYSTEM DESCRIPTION
The XRT71D04 is an integrated 4-channel E3/DS3/
STS-1 jitter attenuator that attenuates the jitter from
the input clock and data. The jitter attenuation perfor-
mance meets the latest specifications such as Bellcore
GR-499 CORE,GR-253 CORE, ETSI TBR24,ITU-T
G.751,ITU-T G.752 and ITU-T G.755 standards.
The XRT71D04 also meets both the mapping and
pointer adjustment jitter generation criteria for both
Category I and Category II interfaces as specified in
Bellcore GR-253.
The XRT71D04 also meets the DS3 wander specifi-
cation that apply to SONET and asynchronous inter-
faces as specified in the ANSI T1.105.03b 1997 stan-
dard.
For support of loop-timing applications, the
XRT71D04 can also be used to reduce and limit the
amount of jitter in the recovered line clock signal.
Figure 5 presents a simple block diagram of the
XRT71D04, when it is configured to operate in the
Hardware Mode and Figure 6 presents a simple block
diagram of the XRT71D04, when it is configured to
operate in the Host Mode.
FIGURE 5. A TYPICAL CHANNEL_N OF THE XRT71D04 CONFIGURED TO OPERATE IN THE HARDWARE MODE
FSS
HOST
Reset
DS3/E3_n
16/32 Bit FIFO
Timing Control Block /
Phase locked Loop
Write Clock
Read Clock
RRCLK_n
RRPOS_n
RRNEG_n
FL_n
DJA_n
RClk_n
RCLKES
RPOS_n
RNEG_n
ICT
MCLK_n
Jittery
Clock
Smoothed
Clock
RRCLKES
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