- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄11831 > XR16C2852IJTR-F (Exar Corporation)IC UART FIFO 128B 44PLCC PDF資料下載
參數(shù)資料
| 型號(hào)： | XR16C2852IJTR-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 21/51頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC UART FIFO 128B 44PLCC |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 特點(diǎn)： | * |
| 通道數(shù)： | 2，DUART |
| FIFO's： | 128 字節(jié) |
| 規(guī)程： | RS232，RS485 |
| 電源電壓： | 2.97 V ~ 5.5 V |
| 帶自動(dòng)流量控制功能： | 是 |
| 帶IrDA 編碼器/解碼器： | 是 |
| 帶故障啟動(dòng)位檢測(cè)功能： | 是 |
| 帶調(diào)制解調(diào)器控制功能： | 是 |
| 帶CMOS： | 是 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 44-PLCC（16.59x16.59） |
| 包裝： | 帶卷 (TR) |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁當(dāng)前第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁
XR16C2852
xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1
28
4.6
Line Control Register (LCR) - Read/Write
The Line Control Register is used to specify the asynchronous data communication format. The word or
character length, the number of stop bits, and the parity are selected by writing the appropriate bits in this
register.
LCR[1:0]: TX and RX Word Length Select
These two bits specify the word length to be transmitted or received.
LCR[2]: TX and RX Stop-bit Length Select
The length of stop bit is specified by this bit in conjunction with the programmed word length.
LCR[3]: TX and RX Parity Select
Parity or no parity can be selected via this bit. The parity bit is a simple way used in communications for data
integrity check. See Table 11 for parity selection summary below.
Logic 0 = No parity.
Logic 1 = A parity bit is generated during the transmission while the receiver checks for parity error of the
data character received.
LCR[4]: TX and RX Parity Select
If the parity bit is enabled with LCR bit-3 set to a logic 1, LCR BIT-4 selects the even or odd parity format.
Logic 0 = ODD Parity is generated by forcing an odd number of logic 1’s in the transmitted character. The
receiver must be programmed to check the same format (default).
Logic 1 = EVEN Parity is generated by forcing an even number of logic 1’s in the transmitted character. The
receiver must be programmed to check the same format.
BIT-1
BIT-0
WORD LENGTH
0
5 (default)
0
1
6
1
0
7
1
8
BIT-2
WORD
LENGTH
STOP BIT LENGTH
(BIT TIME(S))
0
5,6,7,8
1 (default)
1
5
1-1/2
1
6,7,8
2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XR16C2850IJTR-F | IC UART FIFO 128B 44PLCC |
| XR16V554IV-F | IC UART FIFO 16B QUAD 64LQFP |
| VE-B5L-IW-F1 | CONVERTER MOD DC/DC 28V 100W |
| VE-B5L-IX-F4 | CONVERTER MOD DC/DC 28V 75W |
| VE-B5L-IX-F2 | CONVERTER MOD DC/DC 28V 75W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XR-16C450CJ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UART |
| XR-16C450CP | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UART |
| XR-16C452CJ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UART |
| XR-16C550CJ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UART |
| XR-16C550CP | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:UART |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。