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參數(shù)資料
| 型號： | XCV405E-6BG560C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 87/118頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 560-MBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-E EM |
| LAB/CLB數(shù)： | 2400 |
| 邏輯元件/單元數(shù)： | 10800 |
| RAM 位總計(jì)： | 573440 |
| 輸入/輸出數(shù)： | 404 |
| 門數(shù)： | 129600 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 560-LBGA，金屬 |
| 供應(yīng)商設(shè)備封裝： | 560-MBGA（42.5x42.5） |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
Module 3 of 4
DS025-3 (v3.0) March 21, 2014
14
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
CLB Distributed RAM Switching Characteristics
Description(1)
Symbol
Speed Grade
Units
Min
-8
-7
-6
Sequential Delays
Clock CLK to X/Y outputs (WE active) 16 x 1 mode
TSHCKO16
0.67
1.38
1.5
1.7
ns, max
Clock CLK to X/Y outputs (WE active) 32 x 1 mode
TSHCKO32
0.84
1.66
1.9
2.1
ns, max
Shift-Register Mode
Clock CLK to X/Y outputs
TREG
1.25
2.39
2.9
3.2
ns, max
Setup and Hold Times before/after Clock CLK
F/G address inputs
TAS/TAH
0.19 / 0
0.38 / 0
0.42 / 0
0.47 / 0
ns, min
BX/BY data inputs (DIN)
TDS/TDH
0.44 / 0
0.87 / 0
0.97 / 0
1.09 / 0
ns, min
SR input (WE)
TWS/TWH
0.29 / 0
0.57 / 0
0.7 / 0
0.8 / 0
ns, min
Clock CLK
Minimum Pulse Width, High
TWPH
0.96
1.9
2.1
2.4
ns, min
Minimum Pulse Width, Low
TWPL
0.96
1.9
2.1
2.4
ns, min
Minimum clock period to meet address write cycle time
TWC
1.92
3.8
4.2
4.8
ns, min
Shift-Register Mode
Minimum Pulse Width, High
TSRPH
1.0
1.9
2.1
2.4
ns, min
Minimum Pulse Width, Low
TSRPL
1.0
1.9
2.1
2.4
ns, min
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”, but
if a “0” is listed, there is no positive hold time.
Figure 3: Dual-Port Block SelectRAM
WEB
ENB
RSTB
CLKB
ADDRB[#:0]
DIB[#:0]
WEA
ENA
RSTA
CLKA
ADDRA[#:0]
DIA[#:0]
DOA[#:0]
DOB[#:0]
RAMB4_S#_S#
ds022_06_121699
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HMC43DRAS | CONN EDGECARD 86POS R/A .100 SLD |
| AMM36DSEN | CONN EDGECARD 72POS .156 EYELET |
| AMM36DSEH | CONN EDGECARD 72POS .156 EYELET |
| AMM36DRTN | CONN EDGECARD 72POS DIP .156 SLD |
| AMM36DRTH | CONN EDGECARD 72POS DIP .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV405E-6BG560I | 功能描述:IC FPGA 1.8V 560-MBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E EM 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV405E-6BG676C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV405E-6BG676I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV405E-6BG900C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV405E-6BG900I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
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