參數(shù)資料
型號： XCV300E-6PQ240I
廠商： Xilinx Inc
文件頁數(shù)： 213/233頁
文件大小： 0K
描述： IC FPGA 1.8V I-TEMP 240-PQFP
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 24
系列： Virtex®-E
LAB/CLB數(shù)： 1536
邏輯元件/單元數(shù)： 6912
RAM 位總計： 131072
輸入/輸出數(shù)： 158
門數(shù)： 411955
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 240-BFQFP
供應(yīng)商設(shè)備封裝： 240-PQFP（32x32）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 3 of 4
DS022-3 (v3.0) March 21, 2014
20
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Virtex-E Pin-to-Pin Input Parameter Guidelines
All devices are 100% functionally tested. Listed below are representative values for typical pin locations and normal clock
loading. Values are expressed in nanoseconds unless otherwise noted
Global Clock Set-Up and Hold for LVTTL Standard, with DLL
Description(1)
Symbol
Device
Speed Grade(2, 3)
Units
Min
-8
-7
-6
Input Setup and Hold Time Relative to Global Clock Input Signal
for LVTTL Standard. For data input with different standards,
adjust the setup time delay by the values shown in IOB Input
No Delay
TPSDLL/TPHDLL
XCV50E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
Global Clock and IFF, with DLL
XCV100E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV200E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV300E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV400E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV600E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV1000E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV1600E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV2000E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV2600E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
XCV3200E
1.5 / –0.4
1.6 / –0.4
1.7 / –0.4
ns
Notes:
1.
IFF = Input Flip-Flop or Latch
2.
Setup time is measured relative to the Global Clock input signal with the fastest route and the lightest load. Hold time is measured
relative to the Global Clock input signal with the slowest route and heaviest load.
3.
DLL output jitter is already included in the timing calculation.
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