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參數(shù)資料
| 型號： | XCV100E-6BG352I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 214/233頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 352-MBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 600 |
| 邏輯元件/單元數(shù)： | 2700 |
| RAM 位總計(jì)： | 81920 |
| 輸入/輸出數(shù)： | 196 |
| 門數(shù)： | 128236 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 352-LBGA，金屬 |
| 供應(yīng)商設(shè)備封裝： | 352-MBGA（35x35） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-3 (v3.0) March 21, 2014
Module 3 of 4
Production Product Specification
21
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Global Clock Set-Up and Hold for LVTTL Standard, without DLL
Description(1)
Symbol
Device
Speed Grade(2, 3)
Units
Min
-8-7-6
Input Setup and Hold Time Relative to Global Clock Input Signal
for LVTTL Standard. For data input with different standards, adjust
the setup time delay by the values shown in IOB Input Switching
Full Delay
TPSFD/TPHFD
XCV50E
1.8 / 0
ns
Global Clock and IFF, without DLL
XCV100E
1.8 / 0
ns
XCV200E
1.9 / 0
ns
XCV300E
2.0 / 0
ns
XCV400E
2.0 / 0
ns
XCV600E
2.1 / 0
ns
XCV1000E
2.3 / 0
ns
XCV1600E
2.5 / 0
ns
XCV2000E
2.5 / 0
ns
XCV2600E
2.7 / 0
ns
XCV3200E
2.8 / 0
ns
Notes:
1.
IFF = Input Flip-Flop or Latch
2.
Setup time is measured relative to the Global Clock input signal with the fastest route and the lightest load. Hold time is measured
relative to the Global Clock input signal with the slowest route and heaviest load.
3.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”, but
if a “0” is listed, there is no positive hold time.
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