參數資料
| 型號： | XCS10-3VQ100I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 40/83頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 5V I-TEMP 100-VQFP |
| 產品變化通告： | Spartan,Virtex FPGA/SCD Discontinuation 18/Oct/2010 |
| 標準包裝： | 90 |
| 系列： | Spartan® |
| LAB/CLB數： | 196 |
| 邏輯元件/單元數： | 466 |
| RAM 位總計： | 6272 |
| 輸入/輸出數： | 77 |
| 門數： | 10000 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-VQFP（14x14） |
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Spartan and Spartan-XL FPGA Families Data Sheet
DS060 (v2.0) March 1, 2013
45
Product Specification
R
Product Obsolete/Under Obsolescence
Spartan Family CLB RAM Synchronous (Edge-Triggered) Write Operation Guidelines
All devices are 100% functionally tested. Internal timing
parameters are derived from measuring internal test pat-
terns. Listed below are representative values. For more
specific, more precise, and worst-case guaranteed data,
use the values reported by the static timing analyzer (TRCE
in the Xilinx Development System) and back-annotated to
the simulation netlist. All timing parameters assume
worst-case operating conditions (supply voltage and junc-
tion temperature). Values apply to all Spartan devices and
are expressed in nanoseconds unless otherwise noted.
Symbol
Single Port RAM
Size(1)
Speed Grade
Units
-4
-3
Min
Max
Min
Max
Write Operation
TWCS
Address write cycle time (clock K period)
16x2
8.0
-
11.6
-
ns
TWCTS
32x1
8.0
-
11.6
-
ns
TWPS
Clock K pulse width (active edge)
16x2
4.0
-
5.8
-
ns
TWPTS
32x1
4.0
-
5.8
-
ns
TASS
Address setup time before clock K
16x2
1.5
-
2.0
-
ns
TASTS
32x1
1.5
-
2.0
-
ns
TAHS
Address hold time after clock K
16x2
0.0
-
0.0
-
ns
TAHTS
32x1
0.0
-
0.0
-
ns
TDSS
DIN setup time before clock K
16x2
1.5
-
2.7
-
ns
TDSTS
32x1
1.5
-
1.7
-
ns
TDHS
DIN hold time after clock K
16x2
0.0
-
0.0
-
ns
TDHTS
32x1
0.0
-
0.0
-
ns
TWSS
WE setup time before clock K
16x2
1.5
-
1.6
-
ns
TWSTS
32x1
1.5
-
1.6
-
ns
TWHS
WE hold time after clock K
16x2
0.0
-
0.0
-
ns
TWHTS
32x1
0.0
-
0.0
-
ns
TWOS
Data valid after clock K
16x2
-
6.5
-
7.9
ns
TWOTS
32x1
-
7.0
-
9.3
ns
Read Operation
TRC
Address read cycle time
16x2
2.6
-
2.6
-
ns
TRCT
32x1
3.8
-
3.8
-
ns
TILO
Data valid after address change (no Write
Enable)
16x2
-
1.2
-
1.6
ns
TIHO
32x1
-
2.0
-
2.7
ns
TICK
Address setup time before clock K
16x2
1.8
-
2.4
-
ns
TIHCK
32x1
2.9
-
3.9
-
ns
Notes:
1.
Timing for 16 x 1 RAM option is identical to 16 x 2 RAM timing.
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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