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參數(shù)資料
| 型號： | XC9536XV-7VQ44C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 3/9頁 |
| 文件大小： | 0K |
| 描述： | IC CPLD 2.5V ISP 44-VQFP |
| 產(chǎn)品變化通告： | Product Discontinuation Notice 14/May/2007 |
| 標準包裝： | 160 |
| 系列： | XC9500XV |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內(nèi)部： | 2.37 V ~ 2.62 V |
| 邏輯元件/邏輯塊數(shù)目： | 2 |
| 宏單元數(shù)： | 36 |
| 門數(shù)： | 800 |
| 輸入/輸出數(shù)： | 34 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-TQFP |
| 供應商設備封裝： | 44-VQFP（10x10） |
| 包裝： | 托盤 |
XC9536XV High-performance CPLD
DS053 (v3.0) June 25, 2007
3
Product Specification
R
Supported I/O Standards
The XC9536XV CPLD features both LVCMOS and LVTTL
I/O implementations. See Table 1 for I/O standard voltages.
The LVTTL I/O standard is a general purpose EIA/JEDEC
standard for 3.3V applications that use an LVTTL input
buffer and Push-Pull output buffer. The LVCMOS2 standard
is used in 2.5V applications.
XC9500XV CPLDs are also 1.8V I/O compatible. The
X25TO18 setting is provided for generating 1.8V compatible
outputs from a CPLD normally operating in a 2.5V environ-
ment. The default I/O Standard for pads without IOSTAN-
DARD attributes is LVTTL for XC9500XV devices.
Table 1: IOSTANDARD Options
IOSTANDARD
VCCIO
LVTTL
3.3V
LVCMOS2
2.5V
X25TO18
1.8V
Product Obsolete/Under Obsolescence
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC9572XL-5TQG100C | IC CPLD 72MCELL 5NS 100-TQFP |
| XC9572XV-7VQ44C | IC CPLD 2.5V ISP 44-VQFP |
| XCCACE-TQG144I | IC ACE CONTROLLER CHIP TQ144 |
| XCF128XFTG64C | IC PROM SRL 128M GATE 64-FTBGA |
| XCF32PFS48C | IC PROM SRL 1.8V 32M 48CSBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC9536XV-7VQ44I | 制造商:Xilinx 功能描述: |
| XC9536XVSERIES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:High-performance CPLD |
| XC9572 | 制造商:XILINX 制造商全稱:XILINX 功能描述:XC9572XL High Performance CPLD |
| XC9572-10PC44 | 制造商:XILINX 制造商全稱:XILINX 功能描述:XC9572 In-System Programmable CPLD |
| XC957210PC44C | 制造商:Xilinx 功能描述: |
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