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參數(shù)資料
| 型號： | XC5VLX110T-3FFG1738C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 55/91頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX-5 110K 1738FBGA |
| 產(chǎn)品變化通告： | Step Intro and Pkg Change 11/March/2008 |
| 標準包裝： | 1 |
| 系列： | Virtex®-5 LXT |
| LAB/CLB數(shù)： | 8640 |
| 邏輯元件/單元數(shù)： | 110592 |
| RAM 位總計： | 5455872 |
| 輸入/輸出數(shù)： | 680 |
| 電源電壓： | 0.95 V ~ 1.05 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1738-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 1738-FCBGA |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 HW-V5-ML523-FXT-UNI-G-J-ND - BOARD EVAL FOR VIRTEX-5 HW-V5-ML523-FXT-UNI-G-ND - BOARD EVAL FOR VIRTEX-5 HW-V5-ML523-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
59
Table 78: Input Clock Tolerances
Symbol
Description
Frequency Range
Value
Units
Duty Cycle Input Tolerance (in %)
TDUTYCYCRANGE_1
PSCLK only
< 1 MHz
25 - 75
%
TDUTYCYCRANGE_1_50
PSCLK and CLKIN
1 - 50 MHz
25 - 75
%
TDUTYCYCRANGE_50_100
50 - 100 MHz
30 - 70
%
TDUTYCYCRANGE_100_200
100 - 200 MHz
40 - 60
%
TDUTYCYCRANGE_200_400
200 - 400 MHz(4)
45 - 55
%
TDUTYCYCRANGE_400
> 400 MHz
45 - 55
%
Input Clock Cycle-Cycle Jitter (Low Frequency Mode)
Speed Grade
Units
-3
-2
-1
TCYCLFDLL
CLKIN (using DLL outputs)(1)
300.00
345.00
ps
TCYCLFFX
CLKIN (using DFS outputs)(2)
300.00
345.00
ps
Input Clock Cycle-Cycle Jitter (High Frequency Mode)
TCYCHFDLL
CLKIN (using DLL outputs)(1)
150.00
173.00
ps
TCYCHFFX
CLKIN (using DFS outputs)(2)
150.00
173.00
ps
Input Clock Period Jitter (Low Frequency Mode)
TPERLFDLL
CLKIN (using DLL outputs)(1)
1.00
1.15
ns
TPERLFFX
CLKIN (using DFS outputs)(2)
1.00
1.15
ns
Input Clock Period Jitter (High Frequency Mode)
TPERHFDLL
CLKIN (using DLL outputs)(1)
1.00
1.15
ns
TPERHFFX
CLKIN (using DFS outputs)(2)
1.00
1.15
ns
Feedback Clock Path Delay Variation
TCLKFB_DELAY_VAR
CLKFB off-chip feedback
1.00
1.15
ns
Notes:
1.
DLL Outputs are used in these instances to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
2.
DFS Outputs are used in these instances to describe the outputs: CLKFX and CLKFX180.
3.
If both DLL and DFS outputs are used, follow the more restrictive specifications.
4.
This duty cycle specification does not apply to the GTP_DUAL to DCM or GTX_DUAL to DCM connection. The GTP transceivers drive the
DCMs at the following frequencies: 320 MHz for -1 speed grade devices, 375 MHz for -2 speed grade devices, or 375 MHz for -3 speed
grade devices. The GTX transceivers drive the DCMs at the following frequencies: 450 MHz for -1 speed grade devices or 500 MHz for -2
speed grade devices.
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