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參數(shù)資料
| 型號： | XC5210-6TQ144C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 38/73頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 324 CLB'S 144-TQFP |
| 產(chǎn)品變化通告： | XC1700 PROMs,XC5200,HQ,SCD Parts Discontinuation 19/Jul/2010 |
| 標準包裝： | 1 |
| 系列： | XC5200 |
| LAB/CLB數(shù)： | 324 |
| 邏輯元件/單元數(shù)： | 1296 |
| 輸入/輸出數(shù)： | 117 |
| 門數(shù)： | 16000 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
| 其它名稱： | 122-1152 |
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R
November 5, 1998 (Version 5.2)
7-125
XC5200 Series Field Programmable Gate Arrays
7
Configuration Switching Characteristics
VALID
PROGRAM
INIT
Vcc
PI
T
POR
T
ICCK
T
CCLK
T
CCLK OUTPUT or INPUT
M0, M1, M2
DONE RESPONSE
<300 ns
>300 ns
RE-PROGRAM
X1532
(Required)
I/O
Master Modes
Description
Symbol
Min
Max
Units
Power-On-Reset
TPOR
215
ms
Program Latency
TPI
670
s per CLB column
CCLK (output) Delay
period (slow)
period (fast)
TICCK
TCCLK
40
640
100
375
3000
375
s
ns
Slave and Peripheral Modes
Description
Symbol
Min
Max
Units
Power-On-Reset
TPOR
215
ms
Program Latency
TPI
670
s per CLB column
CCLK (input) Delay (required)
period (required)
TICCK
TCCLK
5
100
s
ns
Note:
At power-up, VCC must rise from 2.0 to VCC min in less than 15 ms, otherwise delay configuration using PROGRAM until
VCC is valid.
Product Obsolete or Under Obsolescence
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMC36DRYI | CONN EDGECARD 72POS .100 DIP SLD |
| XC3064L-8TQ144C | IC FPGA 3.3V C-TEMP 144-TQFP |
| XC3042L-8VQ100I | IC FPGA 3.3V I-TEMP 100-VQFP |
| AMM30DTKT-S288 | CONN EDGECARD 60POS .156 EXTEND |
| RMC65DRXI-S734 | CONN EDGECARD 130PS DIP .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC5210-6TQ144I | 制造商:Xilinx 功能描述: |
| XC5210-6TQ176C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
| XC5210-6VQ100C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
| XC5210-6VQ64C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
| XC5210PQ240-4C | 制造商:Xilinx 功能描述: |
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