參數(shù)資料
型號(hào)： XC4062XL-09BG432C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 13/16頁(yè)
文件大小： 0K
描述： IC FPGA C-TEMP 3.3V 432-MBGA
產(chǎn)品變化通告： Product Discontinuation 27/Apr/2010
標(biāo)準(zhǔn)包裝： 1
系列： XC4000E/X
LAB/CLB數(shù)： 2304
邏輯元件/單元數(shù)： 5472
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 352
門數(shù)： 62000
電源電壓： 3 V ~ 3.6 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 432-LBGA，金屬
供應(yīng)商設(shè)備封裝： 432-MBGA（40x40）
R
XC4000E and XC4000X Series Field Programmable Gate Arrays
6-78
DS005 (v2.0) March 1, 2013 - Product Specification
Product Obsolete/Under Obsolescence
CLB Single-Port RAM Synchronous (Edge-Triggered) Write Operation Guidelines
Testing of switching parameters is modeled after testing methods specified by MIL-M-38510/605. All devices are 100%
functionally tested. Internal timing parameters are derived from measuring internal test patterns. Listed below are
representative values. For more specific, more precise, and worst-case guaranteed data, use the values reported by the
static timing analyzer (TRCE in the Xilinx Development System) and back-annotated to the simulation netlist. All timing
parameters assume worst-case operating conditions (supply voltage and junction temperature). Values apply to all
XC4000XL devices and are expressed in nanoseconds unless otherwise noted.
Single Port RAM
Speed Grade
-3
-2
-1
-09
-08
Size
Symbol Min
Max
Min
Max
Min
Max
Min Max Min Max
Write Operation
Address write cycle time (clock K period)
16x2
32x1
TWCS
TWCTS
9.0
8.4
7.7
7.4
Clock K pulse width (active edge)
16x2
32x1
TWPS
TWPTS
4.5
4.2
3.9
3.7
Address setup time before clock K
16x2
32x1
TASS
TASTS
2.2
2.0
1.7
1.6
1.7
Address hold time after clock K
16x2
32x1
TAHS
TAHTS
0
DIN setup time before clock K
16x2
32x1
TDSS
TDSTS
2.0
2.5
1.9
2.3
1.7
2.1
1.7
2.1
1.7
2.1
DIN hold time after clock K
16x2
32x1
TDHS
TDHTS
0
WE setup time before clock K
16x2
32x1
TWSS
TWSTS
2.0
1.8
1.7
1.6
1.5
1.6
1.5
1.6
1.5
WE hold time after clock K
16x2
32x1
TWHS
TWHTS
0
Data valid after clock K
16x2
32x1
TWOS
TWOTS
6.8
8.1
6.3
7.5
5.8
6.9
5.8
6.7
5.7
6.7
Read Operation
Address read cycle time
16x2
32x1
TRC
TRCT
4.5
6.5
3.1
5.5
2.6
3.8
2.6
3.8
2.6
3.8
Data Valid after address change (no
Write Enable)
16x2
32x1
TILO
TIHO
1.6
2.7
1.5
2.4
1.3
2.2
1.2
2.0
1.1
1.9
Address setup time before clock K
16x2
32x1
TICK
TIHCK
1.1
2.2
1.0
1.9
0.9
1.7
0.8
1.6
0.8
1.5
相關(guān)PDF資料
PDF描述
XC4052XL-3HQ304I IC FPGA I-TEMP 3.3V 3SPD 304HQFP
65801-031LF CLINCHER RECEPTACLE ASSY TIN
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FMC25DREI-S93 CONN EDGECARD 50POS .100 EYELET
MC7448VU867ND IC MPU RISC 32BIT 360-FCCBGA
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